KR100547242B1 - 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법 - Google Patents

보이드를 방지한 반도체 소자의 금속층간절연막 형성방법 Download PDF

Info

Publication number
KR100547242B1
KR100547242B1 KR1019990060572A KR19990060572A KR100547242B1 KR 100547242 B1 KR100547242 B1 KR 100547242B1 KR 1019990060572 A KR1019990060572 A KR 1019990060572A KR 19990060572 A KR19990060572 A KR 19990060572A KR 100547242 B1 KR100547242 B1 KR 100547242B1
Authority
KR
South Korea
Prior art keywords
metal wiring
forming
insulating film
metal
gap
Prior art date
Application number
KR1019990060572A
Other languages
English (en)
Other versions
KR20010063487A (ko
Inventor
김재영
김태한
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990060572A priority Critical patent/KR100547242B1/ko
Publication of KR20010063487A publication Critical patent/KR20010063487A/ko
Application granted granted Critical
Publication of KR100547242B1 publication Critical patent/KR100547242B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속층간절연막 형성 공정에 관한 것이며, 금속층간절연막 중 금속배선 캡핑에 사용되는 절연막의 열악한 스텝 커버리지에 의한 SOG 코팅시의 보이드 발생을 방지할 수 있는 반도체 소자의 금속층간절연막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 금속배선 캡핑용 절연막 증착 후 Ar-스퍼터링 프로세스를 진행하여 금속배선간의 간극이 2단 프로파일을 갖도록 함으로써 간극의 실질적인 단차비를 낮추는 기술이다. 이와 같이 금속배선 간극의 실질적인 단차를 줄임으로써 SOG 코팅시 보이드 발생을 방지할 수 있게 된다.
금속배선, 간극, 단차비, SOG, Ar-스퍼터링

Description

보이드를 방지한 반도체 소자의 금속층간절연막 형성방법{A METHOD OF FORMING INTERMETAL DIELECTRIC LAYER FOR PREVENTING VOID}
도 1은 종래기술에 따라 형성된 금속배선 및 금속층간절연막의 단면도.
도 2a 및 도 2b는 종래기술에 따른 금속층간절연막 형성 공정도.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 금속층간절연막 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 하부층
31 : 하부 금속배선
32 : 실리콘산화막
33 : SOG막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속층간절연막 형성 공정에 관한 것이다.
반도체 소자의 고집적화로 인하여 금속배선의 선폭이 갈수록 작아지고 있으며, 인접한 금속배선간의 간격 또한 그 선폭에 비례하여 작아지고 있다. 금속배선의 선폭 감소는 저항의 증대를 초래하는데, 이러한 저항의 증대는 금속배선의 두께를 두껍게 형성함으로써 보상할 수 있다. 그 결과 금속배선간 간격은 매우 작아지면서 금속배선의 높이는 높아지는, 즉 금속배선간 간극의 단차비(aspect ratio) 양상을 띠게 된다. 이에 따라서, 금속배선을 패터닝한 후의 후속 마스크 공정을 용이하게 하기 위하여 실시하는 평탄화 공정이 매우 어려워지고 있다.
금속층간 평탄화 공정은 흔히 SOG(spin-on-glass)로 알려진 물질을 가장 많이 이용하는데, SOG는 실록산(Siloxane, Si(CH3)Ox) 계열의 물질로 웨이퍼를 회전시키면서 코딩(coating)하는 방식을 사용하여 증착하기 때문에 저온 공정이 가능하고, 물질 자체의 점성이 낮기 때문에 쉽게 평탄화시킬 수 있는 장점이 있다.
금속배선 간격이 넓고 패턴의 높이가 낮을 때에는 SOG를 이용한 평탄화 공정을 진행하는데 큰 어려움이 없으나, 금속배선간 간격의 감소와 배선 높이의 증대가 맞물리면서 SOG 코팅시 평탄화에 어려움이 가중되고 있다.
통상적으로, SOG 코팅 후에는 에치백(etchback) 공정을 통하여 금속층 상부에 존재하는 SOG를 제거하게 된다. 만약 제거하지 않으면 첨부된 도면 도 1에 도시된 바와 같이 금속 비아홀 형성시 비아홀 측벽(SOG 부분) 프로파일(profile)이 열화되어 상부 금속배선 형성을 위한 장벽금속 및 배선금속(16) 증착시 바우잉(bowing)(A)이 발생하여 금속의 스텝 커버리지(step coverage)가 나빠서 SOG막(14)과 접촉불량이 발생할 가능성이 높아진다. 또한 SOG막(14)은 그 자체에 수분을 많이 함유하고 있는데, 이러한 수분이 장벽금속 및 배선금속(16)의 부식을 일으켜 반도체 소자의 전기적 특성 및 신뢰도를 떨어뜨리는 원인이 된다. 미설명 도면 부호 '10'은 반도체 기판, '11'은 층간절연막, '12'는 하부 금속배선, '13', '15'는 산화막을 각각 나타낸 것이다.
한편, SOG와 금속층이 직접 접촉하게 되면 SOG 내부의 수분 때문에 금속층이 쉽게 부식되는 문제점이 발생한다. 이를 방지하기 위하여 다른 절연물질(예컨대, 실리콘산화막)으로 금속배선을 덮은 상태에서 SOG 코팅을 실시하게 된다.
첨부된 도면 도 2a 및 도 2b는 종래기술에 따른 금속층간절연막 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 설명한다.
우선, 도 2a에 도시된 바와 같이 소정의 하부층(20) 상에 하부 금속배선(21)을 형성하고, 전체 구조 표면을 따라 플라즈마 화학기상증착(PECVD, Plasma Enhanced Chemical Vapor Deposition) 방식의 실리콘산화막(22)을 증착한다. 이때, 하부 금속배선(21)간의 간극의 실질적인 단차비는 h/a로, 단차비가 크게 증가하게 된다.
다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부에 SOG막(23)을 코팅한다. 이때, 단차비가 매우 크기 때문에 SOG막(23)이 금속배선(21)의 간극에 완전히 매립되지 못하고 보이드(B)가 발생하게 된다.
이후, SOG막(23)의 에치백 공정 등의 후속 공정을 진행한다.
상기와 같이 종래에는 SOG막(23) 내의 수분에 의한 하부 금속배선(21)의 부식을 방지하기 위하여 낮은 온도에서 증착이 가능한 PECVD 방식의 실리콘산화막(22)을 사용하는데, 이는 금속배선 재료로 사용되는 알루미늄(Al)의 녹는점이 낮아서 금속배선(21)이 형성된 이후에는 높은 온도의 열처리 공정을 진행할 수 없기 때문이다. 즉, 금속배선이 변형될 가능성 때문에 저온 공정인 PECVD 공정을 사용할 수밖에 없었다.
그런데, PECVD 방식은 스텝 커버리지가 나쁜 단점이 있어서 실리콘산화막(22)이 금속배선(21)의 아래부분보다 위 부분에 많이 증착되어 금속배선(21)간의 간극이 아래부분은 넓고 위 부분은 좁은 형태를 띠게 된다. 그 결과, 금속배선(21)간 간극의 실질적인 단차비를 증가시켜 상기 도 2b에 도시된 바와 같은 SOG의 보이드(B)를 유발하고, 이로 인하여 반도체 소자의 신뢰도를 저하시키는 문제점이 있었다.
본 발명은 금속층간절연막 중 금속배선 캡핑에 사용되는 절연막의 열악한 스텝 커버리지에 의한 SOG 코팅시의 보이드 발생을 방지할 수 있는 반도체 소자의 금속층간절연막 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 금 속층간절연막 형성방법은, 소정의 하부층 상에 금속배선이 형성된 기판 전체 구조 표면을 따라 절연막을 형성하는 제1 단계; 비활성 가스를 주원료로 하는 플라즈마를 사용하여 스퍼터 식각을 통해 상기 금속배선 상부 모서리 부분의 절연막의 일부를 식각함으로써 상기 금속배선간의 간극의 입구를 넓히는 제2 단계; 및 상기 제2 단계를 마친 전체구조 상부에 평탄화 절연막을 형성하는 제3 단계를 포함하여 이루어진다.
즉, 본 발명은 금속배선 캡핑용 절연막 증착 후 Ar-스퍼터링 프로세스를 진행하여 금속배선간의 간극이 2단 프로파일을 갖도록 함으로써 간극의 실질적인 단차비를 낮추는 기술이다. 이와 같이 금속배선 간극의 실질적인 단차를 줄임으로써 SOG 코팅시 보이드 발생을 방지할 수 있게 된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 금속층간절연막 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은 우선, 도 3a에 도시된 바와 같이 소정의 하부층(30) 상에 하부 금속배선(31)을 형성하고, 전체 구조 표면을 따라 플라즈마 화학기상증착(PECVD, Plasma Enhanced Chemical Vapor Deposition) 방식의 실리콘산화막(32)을 증착한다. 이때, 하부 금속배선(31)간의 간극의 실질적인 단차비는 h/a이다.
다음으로, 도 3b에 도시된 바와 같이 화학반응을 일으키지 않는 비활성 가스(Ar, He, Ne 등)를 주성분으로 하고 탄소(C) 성분이 포함된 가스(CO, C2F6, CHF3, CF4 등)를 소량 첨가하여 플라즈마를 발생시킨다. 이때, 비활성 가스의 유량은 1∼200sccm, 첨가 가스의 유량은 비활성 가스의 10∼50%가 바람직하며, 압력은 1∼1000mT, 소오스 전력 및 바이어스 전력은 각각 10∼3000W 사이에서 조정한다.
이 경우, 비활성 가스가 주성분이기 때문에 화학반응에 의한 식각은 일어나지 않으며 오로지 물리적인 타격에 의한 식각만이 발생한다. 이러한 식각 방식은 Ar-스퍼터링(sputtering)법으로 잘 알려져 있다. 웨이퍼에 입사되는 이온(Ion)이나 원자(Atom)가 갖는 에너지가 높을수록 스퍼터링에 의한 물리적 식각 효과가 크게 나타난다. 따라서, Ar이 포함된 플라즈마를 발생시키기 위한 장비는 웨이퍼가 위치하는 전극에 강한 바이어스(Bias)를 걸어줄 수 있는 장비가 유리하다. 이러한 특성을 갖는 대표적인 플라즈마 발생 장비로는 반응성 이온 식각(RIE) 장비, 자력인가 RIE(MERIE) 장비, 유도결합 플라즈마(ICP) 장비 등이 있다.
이렇게 Ar-스퍼터링을 실시하면, 하부 금속배선(31) 상부 모서리 지역의 실리콘산화막(32)이 쉽게 무너져서 도시된 바와 같은 2단 프로파일을 가지게 된다. 이 경우, 하부 금속배선(31)간의 간극의 실질적인 단차비는 h'/a'로 낮아지게 된다.
이어서, 도 3c에 도시된 바와 같이 SOG막(33)을 전체 구조 상부에 코팅한다. 이때, 하부 금속배선(31)간의 간극의 단차비가 낮아졌기 때문에 보이드 없이 매립이 가능하다.
계속하여, 도 3d에 도시된 바와 같이 SOG막(33)의 에치백 공정을 진행한다. 이때, 하부 금속배선(31)이 직접적으로 노출되지 않도록 하여야 한다. 만약 하부 금속배선(31)이 에치백 과정에서 노출되면 식각제에 함유된 탄소 성분이 하부 금속배선(31)에 주입되어, 후속 어닐(anneal) 공정시 탄소 성분이 주입된 부분에서 정상적인 어닐이 이루어지지 않아 하부 금속배선(31)의 단선의 우려가 있기 때문이다.
이후, 후속 층간절연막 공정 및 상부 금속배선 공정을 진행한다.
본 발명의 다른 실시예는 SOG가 아닌 BSG, PSG, BPSG 등의 실리킷(Silicate, (Si(OH)Ox) 또는 하이드로젠 실리킷(Hydrogen Silicate, SiHxOy) 계열의 물질을 평탄화 절연막으로 사용하는 것이다.
이러한 물질은 막 내에 B, P 등의 불순물을 포함하고 있어 금속배선 상에 직접 증착하지 않고 실리콘산화막 등의 절연막을 함께 사용하므로, 이 경우에도 본 발명이 적용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 평탄화 절연막과 함께 PECVD 방식의 실리콘산화막을 사용하는 경우를 일례로 들어 설명하였으나, 실리콘산화막이 아닌 다른 절연막을 다른 증착 방식을 사용하여 증착하는 경우에도 본 발명은 적용된다.
본 발명은 SOG막의 보이드 발생을 방지하는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도를 향상시키는 효과가 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 소정의 하부층 상에 금속배선이 형성된 기판 전체 구조 표면을 따라 실리콘산화막을 형성하는 제1 단계;
    비활성 가스와 상기 비활성 가스의 10∼50% 정도의 탄소 함유 가스를 사용하여 형성된 플라즈마를 이용한 스퍼터 식각을 통해 상기 금속배선 상부 모서리 부분의 실리콘산화막의 일부를 식각함으로써 상기 금속배선간의 간극의 입구를 넓히는 제2 단계; 및
    상기 제2 단계를 마친 전체구조 상부에 평탄화 절연막을 형성하는 제3 단계
    를 포함하는 반도체 소자의 금속층간절연막 형성방법.
  9. 제8항에 있어서,
    상기 스퍼터 식각은,
    1∼1000mT의 압력, 10∼3000W의 소오스 전력 및 바이어스 전력을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속층간절연막 형성방법.
KR1019990060572A 1999-12-22 1999-12-22 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법 KR100547242B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990060572A KR100547242B1 (ko) 1999-12-22 1999-12-22 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990060572A KR100547242B1 (ko) 1999-12-22 1999-12-22 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법

Publications (2)

Publication Number Publication Date
KR20010063487A KR20010063487A (ko) 2001-07-09
KR100547242B1 true KR100547242B1 (ko) 2006-02-01

Family

ID=19628295

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990060572A KR100547242B1 (ko) 1999-12-22 1999-12-22 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법

Country Status (1)

Country Link
KR (1) KR100547242B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040024714A (ko) * 2002-09-16 2004-03-22 아남반도체 주식회사 반도체 장치의 다층 층간 절연막의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03247767A (ja) * 1990-02-26 1991-11-05 Fuji Electric Co Ltd 絶縁膜形成方法
JPH04132220A (ja) * 1990-09-21 1992-05-06 Tokyo Ohka Kogyo Co Ltd プラズマテーパエッチング方法
JPH098138A (ja) * 1995-06-20 1997-01-10 Nippon Steel Corp 半導体装置及びその製造方法
KR970077331A (ko) * 1996-05-28 1997-12-12 김광호 반도체 장치의 층간 절연막 형성 방법
KR19980083713A (ko) * 1997-05-17 1998-12-05 윤종용 반도체 장치의 평탄화 방법
US5893750A (en) * 1995-11-13 1999-04-13 Advanced Micro Devices, Inc. Method for forming a highly planarized interlevel dielectric structure
KR19990059084A (ko) * 1997-12-30 1999-07-26 김영환 반도체 소자의 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03247767A (ja) * 1990-02-26 1991-11-05 Fuji Electric Co Ltd 絶縁膜形成方法
JPH04132220A (ja) * 1990-09-21 1992-05-06 Tokyo Ohka Kogyo Co Ltd プラズマテーパエッチング方法
JPH098138A (ja) * 1995-06-20 1997-01-10 Nippon Steel Corp 半導体装置及びその製造方法
US5893750A (en) * 1995-11-13 1999-04-13 Advanced Micro Devices, Inc. Method for forming a highly planarized interlevel dielectric structure
KR970077331A (ko) * 1996-05-28 1997-12-12 김광호 반도체 장치의 층간 절연막 형성 방법
KR19980083713A (ko) * 1997-05-17 1998-12-05 윤종용 반도체 장치의 평탄화 방법
KR19990059084A (ko) * 1997-12-30 1999-07-26 김영환 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR20010063487A (ko) 2001-07-09

Similar Documents

Publication Publication Date Title
US6479407B2 (en) Semiconductor device and process for producing the same
US6815823B2 (en) Copper metal structure for the reduction of intra-metal capacitance
US5026666A (en) Method of making integrated circuits having a planarized dielectric
US20010046783A1 (en) Semiconductor device and manufacturing method thereof
US20050048782A1 (en) Method of fabricating a semiconductor device
KR20010031049A (ko) 하이드로겐-실세스퀴옥산（ｈｓｑ）으로 갭이 채워진패터닝된 금속층을 사용한 경계 없는 비아들
US6399483B1 (en) Method for improving faceting effect in dual damascene process
CN101231968B (zh) 镶嵌内连线结构与双镶嵌工艺
KR100547242B1 (ko) 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법
KR100909175B1 (ko) 듀얼 다마신 패턴 형성 방법
KR0149468B1 (ko) 반도체 장치의 제조방법
KR0171953B1 (ko) 반도체 소자의 층간절연막 형성방법
KR101098919B1 (ko) 반도체 소자의 제조방법
JPH1064995A (ja) 半導体装置の製造方法
KR100326262B1 (ko) 반도체장치제조방법
KR20050000871A (ko) 고밀도 플라즈마 갭필 향상 방법
KR100459063B1 (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법
KR100569508B1 (ko) 반도체소자의 평탄화방법
KR101181271B1 (ko) 반도체 소자의 금속 배선 형성 방법
JPH11186237A (ja) 半導体装置の製造方法
KR20080060310A (ko) 반도체소자의 플러그 형성 방법
KR20000045351A (ko) 반도체소자의 금속배선 콘택 형성방법
KR101006502B1 (ko) 반도체 소자의 제조방법
KR100703560B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20100079221A (ko) 반도체 소자의 구리 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee