JPH04132220A - プラズマテーパエッチング方法 - Google Patents

プラズマテーパエッチング方法

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JPH04132220A
JPH04132220A JP2253631A JP25363190A JPH04132220A JP H04132220 A JPH04132220 A JP H04132220A JP 2253631 A JP2253631 A JP 2253631A JP 25363190 A JP25363190 A JP 25363190A JP H04132220 A JPH04132220 A JP H04132220A
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JP
Japan
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plasma
oxide layer
etched
protruding
semiconductor substrate
Prior art date
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Pending
Application number
JP2253631A
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English (en)
Inventor
Isamu Hijikata
土方 勇
Kazutoshi Fujisawa
藤澤 一俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Ohka Kogyo Co Ltd
Original Assignee
Tokyo Ohka Kogyo Co Ltd
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Publication date
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Priority to US07/764,428 priority patent/US5254214A/en
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Pending legal-status Critical Current

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    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers

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  • General Physics & Mathematics (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体デイバイス製造プロセスにおいて、ウェ
ハ表面に形成した酸化膜等の凸部のエツジ部をテーパ状
にエツチングする方法に関する。
(従来の技術) LSIチップ等の半導体デイバイスを製造するには、第
3図に一例を示すように、基板100上に導体部101
をフォトリソグラフィー及びドライエツチング技術等を
利用して形成し、更にcvD装置を用いてSiO!等の
酸化膜102を形成する。次いで酸化膜102表面にC
VD等によって絶縁膜や金属膜等の薄膜103を形成す
るようにしている。
(発明が解決しようとする課題) 上述したように半導体デイバイスは金属膜や酸化膜等を
積層したり剥離して製作されるが、下層の膜に上層の膜
を積層する際に下層に凹凸部がある場合、具体的には第
3図の酸化膜102のように凸部102aと凹部102
bがあり、導体部101のエツジ部が切り立っている場
合には、酸化膜102が丸みをもち、更にこの酸化膜1
02の上に形成される薄膜103の厚みが不均一(エツ
ジ部の部分において膨らみをもって厚くなる)になり、
また更に薄膜103の上に別の層を形成するような場合
には膜厚の不均一さが助長される。
(課題を解決するための手段) 上記課題を解決すべく本発明は、表面に凹凸部を形成し
た被処理物をプラズマ発生領域から離れた箇所を処理領
域としたプラズマ処理装置内にセツトし、この−プラズ
マ処理装置内にArを主体とする処理ガスを導入し、前
記被処理物表面をエツチングするようにした。
(作用) プラズマ発生領域から離れた処理領域に被処理物をセッ
トし、Arを主体とする処理ガスを導入し、高周波を印
加するとプラズマが生成され活性化したArイオンが被
処理物の表面に衝突する。
そして、凸部のエツジ部が最もエッチレートが高いため
、被処理物表面の凸部のエツジ部がテーパ状にエツチン
グされる。
(実施例) 以下に本発明の実施例を添付図面に基づいて説明する。
第1図は本発明方法の実施に用いるプラズマ処理装置の
全体図、第2図(A)乃至(C)は本発明方法の一例の
工程図である。
先ず本発明方法の一例を第2図に基づいて説明すると、
第2図(A)に示すように半導体基板1の表面にフォト
リソグラフィー及びドライエツチング技術等を利用して
導体部2を形成し、更にCVD装置を用いてS i O
!等の酸化層3を積層すると、第2図(A)に示すよう
に凸部3aと凹部3bを形成する。
次いで、上記の半導体基板1を第1図に示すプラズマ処
理装置1oにセットして再びエツチング処理を行なう。
ここで、プラズマ処理装置1oは合成石英等からなるペ
ルジャー型の処理チャンバ11の中央に上方に伸びる筒
部12を形成し、この筒部12の外周に高周波発振器1
3に接続される電極14に囲まれた領域をプラズマ発生
領域とし、このプラズマ発生領域の下方をプラズマ処理
領域とし、このプラズマ処理領域に前記凸部3aと凹部
3bを有する酸化層3を形成した半導体基板1をセット
するようにしている。
この後、以下の条件にて酸化層3をエツチングする。
処理ガス;Ar若しくはA r+ Ox処理圧 ;0.
  I  Torr 処理温度;50℃ 処理電力;500W 処理時間;2分 以上の条件で酸化層3を処理すると、プラズマが生成さ
れ活性化したArイオンが酸化層3の表面に衝突する。
そして、凸部のエツジ部が最もエッチレートが高いため
、被処理物表面の凸部のエツジ部以外の部分もエツチン
グされるが、エツジ部におけるエツチング量が他の部分
よりも多いため、第2図(B)に示すようにエツジ部が
テーパ状にエツチングされる。
この後第2図(C)に示すように酸化層3の表面にCV
D等によって絶縁膜や金属膜5を形成する。
尚、図示例にあってはプラズマ発生領域と処理領域とが
異なるプラズマ処理装置を用いてエツチングを行なう例
を示したが、平行平板型のようにプラズマ発生領域と処
理領域とが同一の処理装置を用いてエツチング処理して
もよい。
(効果) 以上に説明したように本発明によれば、プラズマ処理装
置を用いて表面に凹凸部を形成した被処理物の表面をエ
ツチングするにあたり、処理ガスとしてArを主体とし
たものを選定したので、被処理物表面の凸部のエツジ部
がテーパ状にエツチングされる。したがって、被処理物
の表面にCvD等によって更に薄膜を形成する場合に、
当該薄膜の厚みの均一性を高めることができる。
また、プラズマ処理装置のプラズマ発生領域から離れた
処理領域に被処理物をセットしてエツチングを行なうよ
うにしたので、ダメージを少なくすることができる。
【図面の簡単な説明】
第1図は本発明方法の実施に用いるプラズマ処理装置の
全体図、第2図(A)乃至(C)は本発明方法の一例の
工程図、第3図は従来方法によって製造した半導体デイ
バイスの断面図である。 尚、図面中1は半導体基板、2は導体部、3は酸化層、
5は絶縁膜や金属膜等の薄膜、10はプラズマ処理装置
である。 第1 図 第3図

Claims (1)

    【特許請求の範囲】
  1.  表面に凹凸部を形成した被処理物を、プラズマ発生領
    域から離れた部分を処理領域としたプラズマ処理装置内
    にセットし、次いでArを主体とする処理ガスによって
    前記凹凸部のエッジ部をテーパ状にエッチングするよう
    にしたことを特徴とするプラズマテーパエッチング方法
JP2253631A 1990-09-21 1990-09-21 プラズマテーパエッチング方法 Pending JPH04132220A (ja)

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US5254214A (en) 1993-10-19
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KR100193757B1 (ko) 1999-06-15

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