JPH02205030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02205030A JPH02205030A JP2421489A JP2421489A JPH02205030A JP H02205030 A JPH02205030 A JP H02205030A JP 2421489 A JP2421489 A JP 2421489A JP 2421489 A JP2421489 A JP 2421489A JP H02205030 A JPH02205030 A JP H02205030A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超LSIなどの高集積化に際し、多層配線にお
ける層間絶縁膜に用いられ、微細な凹凸を有する基板上
に絶縁膜を堆積するのに有効な半導体装置の製造方法に
関する。
ける層間絶縁膜に用いられ、微細な凹凸を有する基板上
に絶縁膜を堆積するのに有効な半導体装置の製造方法に
関する。
従来の技術
LSIの集積度が増すにつれ、配線を多層に積み重ねる
技術が用いられており、微細な配線部に絶縁膜を埋込む
とともに平坦な層間絶縁膜を形成する必要がある。そこ
で、従来では気相成長法(以下CVD法と記す)に上り
、微細な配線部への5i02JIJI等の絶縁膜の埋込
みの検討が種、々なされている。例えば、・第2図に示
すように、第2図(A)において、51基板102にA
1配線パターン104(104A〜104C)が形成さ
れている上にテトラエトキシシラン(TE01)のよう
な有機シラン類を原料ガスとしてプラズマCVD法で酸
素と反応させ、・5i02膜lO6を堆積する。その後
、A「スパッタ法によりS i(h膜106の角を45
°の角度でエツチングし5i02膜106aを得る。そ
して、再びTE01と02のプラズマ反応により5i0
2膜108を堆積して層間絶縁膜を形成する。上記例に
示したように、有機シランを用いた5I02膜はシラン
系ガスの反応による5i02膜に比ベオーバーハングが
少なく、良好な段差被覆性を有しているので、配線間隙
を坤込むのに適している。また、Arスパッタにより5
i02膜の角を45°の角度でエツチングすることによ
って、より微細な間隙を埋込むことができる。(電子材
料1987年9月P、116−P、122rPRECI
SION 500CVDトソ(7)機能」参@)発明が
解決しようとする課題 しかし、第2図に示す従来の製造方法においては、下記
のような問題点がある。微細な、特にアスペクト比が1
以上の配線間隙を埋込むことができない。つまり、第2
図に示す例では、TE01を原料としたプラズマCVD
法による5i02膜はオーバーハングが少ないという特
徴を有しているが、平坦部の膜厚が凹部内の膜厚に比べ
2倍程度厚く、A「スパッタ法により5i02膜106
の角を45″の角度でエツチングしても、A1配線間隙
の7スペクト比(間隙高さ/閏隙幅)が1以上になると
、間隙底部まで傾斜を有するように5i02膜106を
エツチングすることができない。そのため5i(h膜1
0Bを堆積した際、第2図(C)に示すように空隙11
0が生じてしまう。本発明は、このような従来の問題に
鑑み、これらの問題点を解決し、製造歩留り及び信頼性
に優れ、高集積化を可能とする半導体装置の製造方法を
提供することを目的とする。
技術が用いられており、微細な配線部に絶縁膜を埋込む
とともに平坦な層間絶縁膜を形成する必要がある。そこ
で、従来では気相成長法(以下CVD法と記す)に上り
、微細な配線部への5i02JIJI等の絶縁膜の埋込
みの検討が種、々なされている。例えば、・第2図に示
すように、第2図(A)において、51基板102にA
1配線パターン104(104A〜104C)が形成さ
れている上にテトラエトキシシラン(TE01)のよう
な有機シラン類を原料ガスとしてプラズマCVD法で酸
素と反応させ、・5i02膜lO6を堆積する。その後
、A「スパッタ法によりS i(h膜106の角を45
°の角度でエツチングし5i02膜106aを得る。そ
して、再びTE01と02のプラズマ反応により5i0
2膜108を堆積して層間絶縁膜を形成する。上記例に
示したように、有機シランを用いた5I02膜はシラン
系ガスの反応による5i02膜に比ベオーバーハングが
少なく、良好な段差被覆性を有しているので、配線間隙
を坤込むのに適している。また、Arスパッタにより5
i02膜の角を45°の角度でエツチングすることによ
って、より微細な間隙を埋込むことができる。(電子材
料1987年9月P、116−P、122rPRECI
SION 500CVDトソ(7)機能」参@)発明が
解決しようとする課題 しかし、第2図に示す従来の製造方法においては、下記
のような問題点がある。微細な、特にアスペクト比が1
以上の配線間隙を埋込むことができない。つまり、第2
図に示す例では、TE01を原料としたプラズマCVD
法による5i02膜はオーバーハングが少ないという特
徴を有しているが、平坦部の膜厚が凹部内の膜厚に比べ
2倍程度厚く、A「スパッタ法により5i02膜106
の角を45″の角度でエツチングしても、A1配線間隙
の7スペクト比(間隙高さ/閏隙幅)が1以上になると
、間隙底部まで傾斜を有するように5i02膜106を
エツチングすることができない。そのため5i(h膜1
0Bを堆積した際、第2図(C)に示すように空隙11
0が生じてしまう。本発明は、このような従来の問題に
鑑み、これらの問題点を解決し、製造歩留り及び信頼性
に優れ、高集積化を可能とする半導体装置の製造方法を
提供することを目的とする。
課題を解決するための手段
本発明は、表面に凹凸を有する半導体基板上に第1の絶
縁膜を形成する工程と、前記凸部上の前記第1の絶縁膜
をエツチングする工程と、全面に第2の絶縁膜を形成す
る工程と、前記第2の絶縁膜をアルゴンガスを含むプラ
ズマ中でエツチングする工程と、全面に第3の絶縁膜を
形成する工程を備えてなることを特徴とする半導体装置
の鶴造方法である。
縁膜を形成する工程と、前記凸部上の前記第1の絶縁膜
をエツチングする工程と、全面に第2の絶縁膜を形成す
る工程と、前記第2の絶縁膜をアルゴンガスを含むプラ
ズマ中でエツチングする工程と、全面に第3の絶縁膜を
形成する工程を備えてなることを特徴とする半導体装置
の鶴造方法である。
作用
本発明は上記構成により、次のように作用する。
まず、基板凸部−トに第1の絶縁膜をエツチングして凹
部内に絶縁膜を形成することにより、凹凸部のアスペク
ト比を低減することができ、第30絶縁膜を形成した際
、アスペクト比が1以上の凹凸部を空隙なく埋込むこと
ができる。さらに、空隙を生じることなく微細な間隙を
埋込むことができるので、半導体基板表面の□平坦化工
程が容易となり、上層の配線の形成が容易になる。また
、下層の配線の断線が防止できる。
部内に絶縁膜を形成することにより、凹凸部のアスペク
ト比を低減することができ、第30絶縁膜を形成した際
、アスペクト比が1以上の凹凸部を空隙なく埋込むこと
ができる。さらに、空隙を生じることなく微細な間隙を
埋込むことができるので、半導体基板表面の□平坦化工
程が容易となり、上層の配線の形成が容易になる。また
、下層の配線の断線が防止できる。
実施例
以下、本発明の製造方法を具体的に基づいて説明する。
第1図(A)〜(J)は本発明による実施例の製造工程
で2層配線の形成工程を示す。第1図(A)に示す半導
体Si基板2に回路素子が作成ぎれ、第1の導体パター
ンとしてのAI配線4(4A〜4C)が形成された基板
をプラズマCVD装置内に設置し、基板温度を390”
に保ち、TE01と02の混合ガスを導入し、真空度が
10Torrの状態でプラズマを生成し、第1の絶縁膜
としての5i02膜6を0.6μm堆積する。
で2層配線の形成工程を示す。第1図(A)に示す半導
体Si基板2に回路素子が作成ぎれ、第1の導体パター
ンとしてのAI配線4(4A〜4C)が形成された基板
をプラズマCVD装置内に設置し、基板温度を390”
に保ち、TE01と02の混合ガスを導入し、真空度が
10Torrの状態でプラズマを生成し、第1の絶縁膜
としての5i02膜6を0.6μm堆積する。
しかる後に、第1図(B)に示すように、該基板上にレ
ジスト膜8を1.5μ閘程度の厚さで塗布し、基板表面
を平坦化する。その後、基板をドライエツチング装置内
に設置し、基板温度を20℃に保ち、02ガスで真空度
が0.ITorrの状態でプラズマを生成し、前記レジ
スト膜8を1.6μmエツチングしてJ第1図(C)に
示すように、A1配線4A〜4Cの間隙にレジスト膜パ
ターン8A〜8Dを形成する。
ジスト膜8を1.5μ閘程度の厚さで塗布し、基板表面
を平坦化する。その後、基板をドライエツチング装置内
に設置し、基板温度を20℃に保ち、02ガスで真空度
が0.ITorrの状態でプラズマを生成し、前記レジ
スト膜8を1.6μmエツチングしてJ第1図(C)に
示すように、A1配線4A〜4Cの間隙にレジスト膜パ
ターン8A〜8Dを形成する。
次にC旺3と02の流量比が3:1で、真空度が0゜2
Torrの状態でプラズマを生成し、前記レジスト膜パ
ターン8A〜8Dをマスタにして前記510m膜6を1
.1′μmエツチングした後、前記レジスト膜パターン
を除去すると、第1図(0)に示すようζヒ、前記A1
配線4A〜4Cの間隙にSiO2膜6A〜6Dが形成さ
れる。
Torrの状態でプラズマを生成し、前記レジスト膜パ
ターン8A〜8Dをマスタにして前記510m膜6を1
.1′μmエツチングした後、前記レジスト膜パターン
を除去すると、第1図(0)に示すようζヒ、前記A1
配線4A〜4Cの間隙にSiO2膜6A〜6Dが形成さ
れる。
このとき、SiO2膜6A〜6DによりA1配線4A〜
4Cの間隙のアスペクト比(配線高/間隙幅)が低減さ
れる。□その後、第1図(E)に示す′ように、基板を
プラズマCVD装置内に設置し、TE01と02め混□
合ガスによるプラズマCVD法で第2の絶縁膜としての
5i02膜10をO−5μi堆積する゛。しかる後に、
第1図(F)に示すように、上記(E)で示す基板をド
ライエツチング装置内に設置し、A「ガスを導入し、真
空度が0−05Torrの状態でプラズマ生成し、S
f’02膜10を0.1μmエツチングして、5i02
膜10aを得る。このとき、Arガスによる物理的エツ
チングによって5i02膜lOの角が45°の角度でエ
ツチングされ、かつ前記5i02膜6A〜60によりA
1配線4A〜4Cの間隙の7スペクト比が低減されてい
るので、間隙底部まで傾斜を有するように5i02膜1
0がエツチングされる。
4Cの間隙のアスペクト比(配線高/間隙幅)が低減さ
れる。□その後、第1図(E)に示す′ように、基板を
プラズマCVD装置内に設置し、TE01と02め混□
合ガスによるプラズマCVD法で第2の絶縁膜としての
5i02膜10をO−5μi堆積する゛。しかる後に、
第1図(F)に示すように、上記(E)で示す基板をド
ライエツチング装置内に設置し、A「ガスを導入し、真
空度が0−05Torrの状態でプラズマ生成し、S
f’02膜10を0.1μmエツチングして、5i02
膜10aを得る。このとき、Arガスによる物理的エツ
チングによって5i02膜lOの角が45°の角度でエ
ツチングされ、かつ前記5i02膜6A〜60によりA
1配線4A〜4Cの間隙の7スペクト比が低減されてい
るので、間隙底部まで傾斜を有するように5i02膜1
0がエツチングされる。
この後、第1図(G)に示すように、上記(F)で示す
基板をプラズマCVD装置内に設置し、TE01と02
の混合ガスによるプラズマCVD法で第3の絶縁膜とし
ての5i02膜12を1.67xm堆積する。このとき
、前記5102膜6A〜60によりA1配線4A−4C
の間隙のアスペクト比が低減され、そのため前記5i0
2膜10aの側面が間隙底部まで傾斜を有しているので
、A1配線4(4A〜4C)の間隙に対して、特に間隙
幅が1μm以下でアスペクト比が1以上の間隙を前記S
iO2膜12により、空隙なく埋込むことができる。
基板をプラズマCVD装置内に設置し、TE01と02
の混合ガスによるプラズマCVD法で第3の絶縁膜とし
ての5i02膜12を1.67xm堆積する。このとき
、前記5102膜6A〜60によりA1配線4A−4C
の間隙のアスペクト比が低減され、そのため前記5i0
2膜10aの側面が間隙底部まで傾斜を有しているので
、A1配線4(4A〜4C)の間隙に対して、特に間隙
幅が1μm以下でアスペクト比が1以上の間隙を前記S
iO2膜12により、空隙なく埋込むことができる。
この点が、本発明の極めて重要な点の一つであり、第1
の絶縁膜としての5i02膜6A〜6Dによる間隙のア
スペクト比低減と、物理的エツチングにより形成される
第2の絶縁膜としての5i02膜10aの側面の傾斜と
の組合せにより、第3の絶縁膜とじての5i02膜12
を堆積した際、間隙幅が1μm以下でアスペクト比が1
以上の微細間隙を空隙なく埋込むことがはじめて可能と
なる。次に、平坦化工程として以下のような工程を行う
。第1図(H)に示すように、該基板上にレジスト膜1
4を1.5μm程度の厚さで塗布し、基板表面を平坦化
する。その後、基板をドライエツチング装置内に設置し
、基板温度を20℃に保ち、まず02ガスで、真空度が
0.ITorrの状態でプラズマを生成し、前記レジス
ト膜14を1゜5μmエツチングし、次にC旺3と02
の流量比が3:1で、真空度が0.2Torrの状態で
プラズマが生成し、前記レジスト膜14及び前記5i0
2膜12を同じ速度で12μmエツチングして、第1図
(1)に示すように、基板上に絶縁膜を形成し平坦化し
た構造が得られる。次に、このように平坦化した基板に
多層配線を形成するために以下の工程を行った。該基板
上にレジスト膜を塗布し所望の領域を露光してレジスト
膜パターン(図示せず)を得る。そして、基板をドライ
エツチング装置内に設置し、基板温度を20℃に保ち、
C旺3と02の流量比が10:1で、真空度が(L2T
orrの状態でプラズマを生成し、レジスト膜パターン
をマスクにして5i02膜10a及び12aをエツチン
グしスルーホールを形成し、レジスト膜パターンを除去
する。次に、基板をスパッタ装置内に設置し、AIケタ
−ットをスパッタして基板上に第2の導体としてのAI
膜16をlzzmtl積する。
の絶縁膜としての5i02膜6A〜6Dによる間隙のア
スペクト比低減と、物理的エツチングにより形成される
第2の絶縁膜としての5i02膜10aの側面の傾斜と
の組合せにより、第3の絶縁膜とじての5i02膜12
を堆積した際、間隙幅が1μm以下でアスペクト比が1
以上の微細間隙を空隙なく埋込むことがはじめて可能と
なる。次に、平坦化工程として以下のような工程を行う
。第1図(H)に示すように、該基板上にレジスト膜1
4を1.5μm程度の厚さで塗布し、基板表面を平坦化
する。その後、基板をドライエツチング装置内に設置し
、基板温度を20℃に保ち、まず02ガスで、真空度が
0.ITorrの状態でプラズマを生成し、前記レジス
ト膜14を1゜5μmエツチングし、次にC旺3と02
の流量比が3:1で、真空度が0.2Torrの状態で
プラズマが生成し、前記レジスト膜14及び前記5i0
2膜12を同じ速度で12μmエツチングして、第1図
(1)に示すように、基板上に絶縁膜を形成し平坦化し
た構造が得られる。次に、このように平坦化した基板に
多層配線を形成するために以下の工程を行った。該基板
上にレジスト膜を塗布し所望の領域を露光してレジスト
膜パターン(図示せず)を得る。そして、基板をドライ
エツチング装置内に設置し、基板温度を20℃に保ち、
C旺3と02の流量比が10:1で、真空度が(L2T
orrの状態でプラズマを生成し、レジスト膜パターン
をマスクにして5i02膜10a及び12aをエツチン
グしスルーホールを形成し、レジスト膜パターンを除去
する。次に、基板をスパッタ装置内に設置し、AIケタ
−ットをスパッタして基板上に第2の導体としてのAI
膜16をlzzmtl積する。
次に基板上にレジスト膜を塗布し所望の領域を露光して
レジスト膜パターン(図示せず)を得る。
レジスト膜パターン(図示せず)を得る。
そして、基板をドライエツチング装置内に設置し、5i
Clnガスでプラズマ生成し、レジスト膜パターンをマ
スクにしてA1膜16をエツチングして、第2の導体パ
ターンとしてのAI配線16A、16Bを形成する。
Clnガスでプラズマ生成し、レジスト膜パターンをマ
スクにしてA1膜16をエツチングして、第2の導体パ
ターンとしてのAI配線16A、16Bを形成する。
その後レジスト膜パターンを除去すると、第1図(J)
に示すように、2層A1配線構造が得られる。上記実施
例において、第3の絶縁膜を形成するCVDにおいて、
原料ガスとしてTE01を用いているが、この点も本発
明の極めて重要な点の−っであり、TE01の場合は5
iHa系の原料ガスに比べ形成された5i02膜のオー
バーハングが少ないので、TE01をCVDの原料ガス
として用いることによって、より微細な間隙の埋込みが
可能となる。なお、上記第1及び第2の絶縁膜を形成す
るプラズマCVDにおいて、TE01と02の代りに5
il14と02あるいはSiH2とN20を用いても同
様の結果が得られる。また、上記第1から第3の絶縁膜
を形成するブラフCvDにおいて、TE01の代りにテ
トラメトキシシラン[5i(OCH3)41を用いても
同様の結果が得られる。さらに、上記第3の絶縁膜を形
成するCVDにおいて、TE01と02のプラズマ分解
反応の代りにTE01と03の熱分解反応により5i0
2膜を形成しても同様の効果を得ることができる。
に示すように、2層A1配線構造が得られる。上記実施
例において、第3の絶縁膜を形成するCVDにおいて、
原料ガスとしてTE01を用いているが、この点も本発
明の極めて重要な点の−っであり、TE01の場合は5
iHa系の原料ガスに比べ形成された5i02膜のオー
バーハングが少ないので、TE01をCVDの原料ガス
として用いることによって、より微細な間隙の埋込みが
可能となる。なお、上記第1及び第2の絶縁膜を形成す
るプラズマCVDにおいて、TE01と02の代りに5
il14と02あるいはSiH2とN20を用いても同
様の結果が得られる。また、上記第1から第3の絶縁膜
を形成するブラフCvDにおいて、TE01の代りにテ
トラメトキシシラン[5i(OCH3)41を用いても
同様の結果が得られる。さらに、上記第3の絶縁膜を形
成するCVDにおいて、TE01と02のプラズマ分解
反応の代りにTE01と03の熱分解反応により5i0
2膜を形成しても同様の効果を得ることができる。
発明の効果
以上述べてきたように本発明の半導体装置の製造方法に
よれば、次のような効果が得られる。間隙内に形成した
第1の絶縁膜により間隙のアスペクト比を低減した後、
第2の絶縁膜の側面が間隙底部まで傾斜を有するように
物理的エツチングを行うことによって、第3の絶縁膜を
形成した際、間隙幅が1μm以下でアスペクト比が1以
上の微細な間隙を空隙なく埋込むことができる。空隙を
生しることなく微細な間隙を埋込むことができるので、
半導体基板表面の平坦化工程が容易となり、多層配線の
層間絶縁膜の形成に適用すれば、上層配線の形成が容易
になる。また、下層配線の断線が防止できる。さらには
、多層配線を実現することにより、素子の高集積化なら
びに高速化が図れる。以上のように、本発明は微細な凹
部に空隙を生じることなく絶縁膜を埋込むことができる
ため、素子の高集積化ならびに信頼性の向上に大きく寄
与するものである。
よれば、次のような効果が得られる。間隙内に形成した
第1の絶縁膜により間隙のアスペクト比を低減した後、
第2の絶縁膜の側面が間隙底部まで傾斜を有するように
物理的エツチングを行うことによって、第3の絶縁膜を
形成した際、間隙幅が1μm以下でアスペクト比が1以
上の微細な間隙を空隙なく埋込むことができる。空隙を
生しることなく微細な間隙を埋込むことができるので、
半導体基板表面の平坦化工程が容易となり、多層配線の
層間絶縁膜の形成に適用すれば、上層配線の形成が容易
になる。また、下層配線の断線が防止できる。さらには
、多層配線を実現することにより、素子の高集積化なら
びに高速化が図れる。以上のように、本発明は微細な凹
部に空隙を生じることなく絶縁膜を埋込むことができる
ため、素子の高集積化ならびに信頼性の向上に大きく寄
与するものである。
第1図は本発明による半導体装置の製造方法の実施例を
説明するための工程断面図、第2図は従来の製造方法の
一例を説明するための工程断面図である。 2・・・φ51基板、4(4A〜4C)、16(16A
、16B)・・・・A1配線、6(6A〜6D)、 1
0. lOa、12.12a・・・・c V D −5
i02膜、8(8A〜8D) 、 14・・・・レジス
ト膜。 代理人の氏名 弁理士 粟野重孝 はか1名i− 城 憾
説明するための工程断面図、第2図は従来の製造方法の
一例を説明するための工程断面図である。 2・・・φ51基板、4(4A〜4C)、16(16A
、16B)・・・・A1配線、6(6A〜6D)、 1
0. lOa、12.12a・・・・c V D −5
i02膜、8(8A〜8D) 、 14・・・・レジス
ト膜。 代理人の氏名 弁理士 粟野重孝 はか1名i− 城 憾
Claims (2)
- (1)表面に凹凸を有する半導体基板上に第1の絶縁膜
を形成する工程と、前記凸部上の前記第1の絶縁膜をエ
ッチングする工程と、全面に第2の絶縁膜を形成する工
程と、前記第2の絶縁膜をアルゴンガスを含むプラズマ
中でエッチングする工程と、全面に第3の絶縁膜を形成
する工程を備え、前記凹部内を前記第1から第3の絶縁
膜で埋込むことを特徴とする半導体装置の製造方法。 - (2)第3の絶縁膜を形成する工程が有機シランと酸素
のプラズマ生成によるプラズマ分解反応か、あるいは、
有機シランとオゾンの熱分解反応によって絶縁膜を形成
する工程であることを特徴とする特許請求の範囲第1項
記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2421489A JPH02205030A (ja) | 1989-02-02 | 1989-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2421489A JPH02205030A (ja) | 1989-02-02 | 1989-02-02 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02205030A true JPH02205030A (ja) | 1990-08-14 |
Family
ID=12132046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2421489A Pending JPH02205030A (ja) | 1989-02-02 | 1989-02-02 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02205030A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04132220A (ja) * | 1990-09-21 | 1992-05-06 | Tokyo Ohka Kogyo Co Ltd | プラズマテーパエッチング方法 |
KR100215909B1 (ko) * | 1991-09-11 | 1999-08-16 | 구본준 | 반도체소자의 보호막 형성방법 |
-
1989
- 1989-02-02 JP JP2421489A patent/JPH02205030A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04132220A (ja) * | 1990-09-21 | 1992-05-06 | Tokyo Ohka Kogyo Co Ltd | プラズマテーパエッチング方法 |
KR100215909B1 (ko) * | 1991-09-11 | 1999-08-16 | 구본준 | 반도체소자의 보호막 형성방법 |
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