JPH02205030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02205030A JPH02205030A JP2421489A JP2421489A JPH02205030A JP H02205030 A JPH02205030 A JP H02205030A JP 2421489 A JP2421489 A JP 2421489A JP 2421489 A JP2421489 A JP 2421489A JP H02205030 A JPH02205030 A JP H02205030A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- substrate
- forming
- plasma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000007789 gas Substances 0.000 claims abstract description 15
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052786 argon Inorganic materials 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 13
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 5
- 229910000077 silane Inorganic materials 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims 1
- 238000000354 decomposition reaction Methods 0.000 claims 1
- 238000005979 thermal decomposition reaction Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 10
- 229910052681 coesite Inorganic materials 0.000 abstract description 5
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 5
- 239000000377 silicon dioxide Substances 0.000 abstract description 5
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 5
- 229910052682 stishovite Inorganic materials 0.000 abstract description 5
- 229910052905 tridymite Inorganic materials 0.000 abstract description 5
- 239000004020 conductor Substances 0.000 abstract description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 12
- 239000010410 layer Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 2
- XMIJDTGORVPYLW-UHFFFAOYSA-N [SiH2] Chemical compound [SiH2] XMIJDTGORVPYLW-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- LFQCEHFDDXELDD-UHFFFAOYSA-N tetramethyl orthosilicate Chemical compound CO[Si](OC)(OC)OC LFQCEHFDDXELDD-UHFFFAOYSA-N 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超ＬＳＩなどの高集積化に際し、多層配線にお
ける層間絶縁膜に用いられ、微細な凹凸を有する基板上
に絶縁膜を堆積するのに有効な半導体装置の製造方法に
関する。
ける層間絶縁膜に用いられ、微細な凹凸を有する基板上
に絶縁膜を堆積するのに有効な半導体装置の製造方法に
関する。
従来の技術
ＬＳＩの集積度が増すにつれ、配線を多層に積み重ねる
技術が用いられており、微細な配線部に絶縁膜を埋込む
とともに平坦な層間絶縁膜を形成する必要がある。そこ
で、従来では気相成長法（以下ＣＶＤ法と記す）に上り
、微細な配線部への５ｉ０２ＪＩＪＩ等の絶縁膜の埋込
みの検討が種、々なされている。例えば、・第２図に示
すように、第２図（Ａ）において、５１基板１０２にＡ
１配線パターン１０４（１０４Ａ〜１０４Ｃ）が形成さ
れている上にテトラエトキシシラン（ＴＥ０１）のよう
な有機シラン類を原料ガスとしてプラズマＣＶＤ法で酸
素と反応させ、・５ｉ０２膜ｌＯ６を堆積する。その後
、Ａ「スパッタ法によりＳ ｉ（ｈ膜１０６の角を４５
°の角度でエツチングし５ｉ０２膜１０６ａを得る。そ
して、再びＴＥ０１と０２のプラズマ反応により５ｉ０
２膜１０８を堆積して層間絶縁膜を形成する。上記例に
示したように、有機シランを用いた５Ｉ０２膜はシラン
系ガスの反応による５ｉ０２膜に比ベオーバーハングが
少なく、良好な段差被覆性を有しているので、配線間隙
を坤込むのに適している。また、Ａｒスパッタにより５
ｉ０２膜の角を４５°の角度でエツチングすることによ
って、より微細な間隙を埋込むことができる。（電子材
料１９８７年９月Ｐ、１１６−Ｐ、１２２ｒＰＲＥＣＩ
ＳＩＯＮ ５００ＣＶＤトソ（７）機能」参＠）発明が
解決しようとする課題 しかし、第２図に示す従来の製造方法においては、下記
のような問題点がある。微細な、特にアスペクト比が１
以上の配線間隙を埋込むことができない。つまり、第２
図に示す例では、ＴＥ０１を原料としたプラズマＣＶＤ
法による５ｉ０２膜はオーバーハングが少ないという特
徴を有しているが、平坦部の膜厚が凹部内の膜厚に比べ
２倍程度厚く、Ａ「スパッタ法により５ｉ０２膜１０６
の角を４５″の角度でエツチングしても、Ａ１配線間隙
の７スペクト比（間隙高さ／閏隙幅）が１以上になると
、間隙底部まで傾斜を有するように５ｉ０２膜１０６を
エツチングすることができない。そのため５ｉ（ｈ膜１
０Ｂを堆積した際、第２図（Ｃ）に示すように空隙１１
０が生じてしまう。本発明は、このような従来の問題に
鑑み、これらの問題点を解決し、製造歩留り及び信頼性
に優れ、高集積化を可能とする半導体装置の製造方法を
提供することを目的とする。
技術が用いられており、微細な配線部に絶縁膜を埋込む
とともに平坦な層間絶縁膜を形成する必要がある。そこ
で、従来では気相成長法（以下ＣＶＤ法と記す）に上り
、微細な配線部への５ｉ０２ＪＩＪＩ等の絶縁膜の埋込
みの検討が種、々なされている。例えば、・第２図に示
すように、第２図（Ａ）において、５１基板１０２にＡ
１配線パターン１０４（１０４Ａ〜１０４Ｃ）が形成さ
れている上にテトラエトキシシラン（ＴＥ０１）のよう
な有機シラン類を原料ガスとしてプラズマＣＶＤ法で酸
素と反応させ、・５ｉ０２膜ｌＯ６を堆積する。その後
、Ａ「スパッタ法によりＳ ｉ（ｈ膜１０６の角を４５
°の角度でエツチングし５ｉ０２膜１０６ａを得る。そ
して、再びＴＥ０１と０２のプラズマ反応により５ｉ０
２膜１０８を堆積して層間絶縁膜を形成する。上記例に
示したように、有機シランを用いた５Ｉ０２膜はシラン
系ガスの反応による５ｉ０２膜に比ベオーバーハングが
少なく、良好な段差被覆性を有しているので、配線間隙
を坤込むのに適している。また、Ａｒスパッタにより５
ｉ０２膜の角を４５°の角度でエツチングすることによ
って、より微細な間隙を埋込むことができる。（電子材
料１９８７年９月Ｐ、１１６−Ｐ、１２２ｒＰＲＥＣＩ
ＳＩＯＮ ５００ＣＶＤトソ（７）機能」参＠）発明が
解決しようとする課題 しかし、第２図に示す従来の製造方法においては、下記
のような問題点がある。微細な、特にアスペクト比が１
以上の配線間隙を埋込むことができない。つまり、第２
図に示す例では、ＴＥ０１を原料としたプラズマＣＶＤ
法による５ｉ０２膜はオーバーハングが少ないという特
徴を有しているが、平坦部の膜厚が凹部内の膜厚に比べ
２倍程度厚く、Ａ「スパッタ法により５ｉ０２膜１０６
の角を４５″の角度でエツチングしても、Ａ１配線間隙
の７スペクト比（間隙高さ／閏隙幅）が１以上になると
、間隙底部まで傾斜を有するように５ｉ０２膜１０６を
エツチングすることができない。そのため５ｉ（ｈ膜１
０Ｂを堆積した際、第２図（Ｃ）に示すように空隙１１
０が生じてしまう。本発明は、このような従来の問題に
鑑み、これらの問題点を解決し、製造歩留り及び信頼性
に優れ、高集積化を可能とする半導体装置の製造方法を
提供することを目的とする。
課題を解決するための手段
本発明は、表面に凹凸を有する半導体基板上に第１の絶
縁膜を形成する工程と、前記凸部上の前記第１の絶縁膜
をエツチングする工程と、全面に第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜をアルゴンガスを含むプラ
ズマ中でエツチングする工程と、全面に第３の絶縁膜を
形成する工程を備えてなることを特徴とする半導体装置
の鶴造方法である。
縁膜を形成する工程と、前記凸部上の前記第１の絶縁膜
をエツチングする工程と、全面に第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜をアルゴンガスを含むプラ
ズマ中でエツチングする工程と、全面に第３の絶縁膜を
形成する工程を備えてなることを特徴とする半導体装置
の鶴造方法である。
作用
本発明は上記構成により、次のように作用する。
まず、基板凸部−トに第１の絶縁膜をエツチングして凹
部内に絶縁膜を形成することにより、凹凸部のアスペク
ト比を低減することができ、第３０絶縁膜を形成した際
、アスペクト比が１以上の凹凸部を空隙なく埋込むこと
ができる。さらに、空隙を生じることなく微細な間隙を
埋込むことができるので、半導体基板表面の□平坦化工
程が容易となり、上層の配線の形成が容易になる。また
、下層の配線の断線が防止できる。
部内に絶縁膜を形成することにより、凹凸部のアスペク
ト比を低減することができ、第３０絶縁膜を形成した際
、アスペクト比が１以上の凹凸部を空隙なく埋込むこと
ができる。さらに、空隙を生じることなく微細な間隙を
埋込むことができるので、半導体基板表面の□平坦化工
程が容易となり、上層の配線の形成が容易になる。また
、下層の配線の断線が防止できる。
実施例
以下、本発明の製造方法を具体的に基づいて説明する。
第１図（Ａ）〜（Ｊ）は本発明による実施例の製造工程
で２層配線の形成工程を示す。第１図（Ａ）に示す半導
体Ｓｉ基板２に回路素子が作成ぎれ、第１の導体パター
ンとしてのＡＩ配線４（４Ａ〜４Ｃ）が形成された基板
をプラズマＣＶＤ装置内に設置し、基板温度を３９０”
に保ち、ＴＥ０１と０２の混合ガスを導入し、真空度が
１０Ｔｏｒｒの状態でプラズマを生成し、第１の絶縁膜
としての５ｉ０２膜６を０．６μｍ堆積する。
で２層配線の形成工程を示す。第１図（Ａ）に示す半導
体Ｓｉ基板２に回路素子が作成ぎれ、第１の導体パター
ンとしてのＡＩ配線４（４Ａ〜４Ｃ）が形成された基板
をプラズマＣＶＤ装置内に設置し、基板温度を３９０”
に保ち、ＴＥ０１と０２の混合ガスを導入し、真空度が
１０Ｔｏｒｒの状態でプラズマを生成し、第１の絶縁膜
としての５ｉ０２膜６を０．６μｍ堆積する。
しかる後に、第１図（Ｂ）に示すように、該基板上にレ
ジスト膜８を１．５μ閘程度の厚さで塗布し、基板表面
を平坦化する。その後、基板をドライエツチング装置内
に設置し、基板温度を２０℃に保ち、０２ガスで真空度
が０．ＩＴｏｒｒの状態でプラズマを生成し、前記レジ
スト膜８を１．６μｍエツチングしてＪ第１図（Ｃ）に
示すように、Ａ１配線４Ａ〜４Ｃの間隙にレジスト膜パ
ターン８Ａ〜８Ｄを形成する。
ジスト膜８を１．５μ閘程度の厚さで塗布し、基板表面
を平坦化する。その後、基板をドライエツチング装置内
に設置し、基板温度を２０℃に保ち、０２ガスで真空度
が０．ＩＴｏｒｒの状態でプラズマを生成し、前記レジ
スト膜８を１．６μｍエツチングしてＪ第１図（Ｃ）に
示すように、Ａ１配線４Ａ〜４Ｃの間隙にレジスト膜パ
ターン８Ａ〜８Ｄを形成する。
次にＣ旺３と０２の流量比が３：１で、真空度が０゜２
Ｔｏｒｒの状態でプラズマを生成し、前記レジスト膜パ
ターン８Ａ〜８Ｄをマスタにして前記５１０ｍ膜６を１
．１′μｍエツチングした後、前記レジスト膜パターン
を除去すると、第１図（０）に示すようζヒ、前記Ａ１
配線４Ａ〜４Ｃの間隙にＳｉＯ２膜６Ａ〜６Ｄが形成さ
れる。
Ｔｏｒｒの状態でプラズマを生成し、前記レジスト膜パ
ターン８Ａ〜８Ｄをマスタにして前記５１０ｍ膜６を１
．１′μｍエツチングした後、前記レジスト膜パターン
を除去すると、第１図（０）に示すようζヒ、前記Ａ１
配線４Ａ〜４Ｃの間隙にＳｉＯ２膜６Ａ〜６Ｄが形成さ
れる。
このとき、ＳｉＯ２膜６Ａ〜６ＤによりＡ１配線４Ａ〜
４Ｃの間隙のアスペクト比（配線高／間隙幅）が低減さ
れる。□その後、第１図（Ｅ）に示す′ように、基板を
プラズマＣＶＤ装置内に設置し、ＴＥ０１と０２め混□
合ガスによるプラズマＣＶＤ法で第２の絶縁膜としての
５ｉ０２膜１０をＯ−５μｉ堆積する゛。しかる後に、
第１図（Ｆ）に示すように、上記（Ｅ）で示す基板をド
ライエツチング装置内に設置し、Ａ「ガスを導入し、真
空度が０−０５Ｔｏｒｒの状態でプラズマ生成し、Ｓ
ｆ’０２膜１０を０．１μｍエツチングして、５ｉ０２
膜１０ａを得る。このとき、Ａｒガスによる物理的エツ
チングによって５ｉ０２膜ｌＯの角が４５°の角度でエ
ツチングされ、かつ前記５ｉ０２膜６Ａ〜６０によりＡ
１配線４Ａ〜４Ｃの間隙の７スペクト比が低減されてい
るので、間隙底部まで傾斜を有するように５ｉ０２膜１
０がエツチングされる。
４Ｃの間隙のアスペクト比（配線高／間隙幅）が低減さ
れる。□その後、第１図（Ｅ）に示す′ように、基板を
プラズマＣＶＤ装置内に設置し、ＴＥ０１と０２め混□
合ガスによるプラズマＣＶＤ法で第２の絶縁膜としての
５ｉ０２膜１０をＯ−５μｉ堆積する゛。しかる後に、
第１図（Ｆ）に示すように、上記（Ｅ）で示す基板をド
ライエツチング装置内に設置し、Ａ「ガスを導入し、真
空度が０−０５Ｔｏｒｒの状態でプラズマ生成し、Ｓ
ｆ’０２膜１０を０．１μｍエツチングして、５ｉ０２
膜１０ａを得る。このとき、Ａｒガスによる物理的エツ
チングによって５ｉ０２膜ｌＯの角が４５°の角度でエ
ツチングされ、かつ前記５ｉ０２膜６Ａ〜６０によりＡ
１配線４Ａ〜４Ｃの間隙の７スペクト比が低減されてい
るので、間隙底部まで傾斜を有するように５ｉ０２膜１
０がエツチングされる。
この後、第１図（Ｇ）に示すように、上記（Ｆ）で示す
基板をプラズマＣＶＤ装置内に設置し、ＴＥ０１と０２
の混合ガスによるプラズマＣＶＤ法で第３の絶縁膜とし
ての５ｉ０２膜１２を１．６７ｘｍ堆積する。このとき
、前記５１０２膜６Ａ〜６０によりＡ１配線４Ａ−４Ｃ
の間隙のアスペクト比が低減され、そのため前記５ｉ０
２膜１０ａの側面が間隙底部まで傾斜を有しているので
、Ａ１配線４（４Ａ〜４Ｃ）の間隙に対して、特に間隙
幅が１μｍ以下でアスペクト比が１以上の間隙を前記Ｓ
ｉＯ２膜１２により、空隙なく埋込むことができる。
基板をプラズマＣＶＤ装置内に設置し、ＴＥ０１と０２
の混合ガスによるプラズマＣＶＤ法で第３の絶縁膜とし
ての５ｉ０２膜１２を１．６７ｘｍ堆積する。このとき
、前記５１０２膜６Ａ〜６０によりＡ１配線４Ａ−４Ｃ
の間隙のアスペクト比が低減され、そのため前記５ｉ０
２膜１０ａの側面が間隙底部まで傾斜を有しているので
、Ａ１配線４（４Ａ〜４Ｃ）の間隙に対して、特に間隙
幅が１μｍ以下でアスペクト比が１以上の間隙を前記Ｓ
ｉＯ２膜１２により、空隙なく埋込むことができる。
この点が、本発明の極めて重要な点の一つであり、第１
の絶縁膜としての５ｉ０２膜６Ａ〜６Ｄによる間隙のア
スペクト比低減と、物理的エツチングにより形成される
第２の絶縁膜としての５ｉ０２膜１０ａの側面の傾斜と
の組合せにより、第３の絶縁膜とじての５ｉ０２膜１２
を堆積した際、間隙幅が１μｍ以下でアスペクト比が１
以上の微細間隙を空隙なく埋込むことがはじめて可能と
なる。次に、平坦化工程として以下のような工程を行う
。第１図（Ｈ）に示すように、該基板上にレジスト膜１
４を１．５μｍ程度の厚さで塗布し、基板表面を平坦化
する。その後、基板をドライエツチング装置内に設置し
、基板温度を２０℃に保ち、まず０２ガスで、真空度が
０．ＩＴｏｒｒの状態でプラズマを生成し、前記レジス
ト膜１４を１゜５μｍエツチングし、次にＣ旺３と０２
の流量比が３：１で、真空度が０．２Ｔｏｒｒの状態で
プラズマが生成し、前記レジスト膜１４及び前記５ｉ０
２膜１２を同じ速度で１２μｍエツチングして、第１図
（１）に示すように、基板上に絶縁膜を形成し平坦化し
た構造が得られる。次に、このように平坦化した基板に
多層配線を形成するために以下の工程を行った。該基板
上にレジスト膜を塗布し所望の領域を露光してレジスト
膜パターン（図示せず）を得る。そして、基板をドライ
エツチング装置内に設置し、基板温度を２０℃に保ち、
Ｃ旺３と０２の流量比が１０：１で、真空度が（Ｌ２Ｔ
ｏｒｒの状態でプラズマを生成し、レジスト膜パターン
をマスクにして５ｉ０２膜１０ａ及び１２ａをエツチン
グしスルーホールを形成し、レジスト膜パターンを除去
する。次に、基板をスパッタ装置内に設置し、ＡＩケタ
−ットをスパッタして基板上に第２の導体としてのＡＩ
膜１６をｌｚｚｍｔｌ積する。
の絶縁膜としての５ｉ０２膜６Ａ〜６Ｄによる間隙のア
スペクト比低減と、物理的エツチングにより形成される
第２の絶縁膜としての５ｉ０２膜１０ａの側面の傾斜と
の組合せにより、第３の絶縁膜とじての５ｉ０２膜１２
を堆積した際、間隙幅が１μｍ以下でアスペクト比が１
以上の微細間隙を空隙なく埋込むことがはじめて可能と
なる。次に、平坦化工程として以下のような工程を行う
。第１図（Ｈ）に示すように、該基板上にレジスト膜１
４を１．５μｍ程度の厚さで塗布し、基板表面を平坦化
する。その後、基板をドライエツチング装置内に設置し
、基板温度を２０℃に保ち、まず０２ガスで、真空度が
０．ＩＴｏｒｒの状態でプラズマを生成し、前記レジス
ト膜１４を１゜５μｍエツチングし、次にＣ旺３と０２
の流量比が３：１で、真空度が０．２Ｔｏｒｒの状態で
プラズマが生成し、前記レジスト膜１４及び前記５ｉ０
２膜１２を同じ速度で１２μｍエツチングして、第１図
（１）に示すように、基板上に絶縁膜を形成し平坦化し
た構造が得られる。次に、このように平坦化した基板に
多層配線を形成するために以下の工程を行った。該基板
上にレジスト膜を塗布し所望の領域を露光してレジスト
膜パターン（図示せず）を得る。そして、基板をドライ
エツチング装置内に設置し、基板温度を２０℃に保ち、
Ｃ旺３と０２の流量比が１０：１で、真空度が（Ｌ２Ｔ
ｏｒｒの状態でプラズマを生成し、レジスト膜パターン
をマスクにして５ｉ０２膜１０ａ及び１２ａをエツチン
グしスルーホールを形成し、レジスト膜パターンを除去
する。次に、基板をスパッタ装置内に設置し、ＡＩケタ
−ットをスパッタして基板上に第２の導体としてのＡＩ
膜１６をｌｚｚｍｔｌ積する。
次に基板上にレジスト膜を塗布し所望の領域を露光して
レジスト膜パターン（図示せず）を得る。
レジスト膜パターン（図示せず）を得る。
そして、基板をドライエツチング装置内に設置し、５ｉ
Ｃｌｎガスでプラズマ生成し、レジスト膜パターンをマ
スクにしてＡ１膜１６をエツチングして、第２の導体パ
ターンとしてのＡＩ配線１６Ａ、１６Ｂを形成する。
Ｃｌｎガスでプラズマ生成し、レジスト膜パターンをマ
スクにしてＡ１膜１６をエツチングして、第２の導体パ
ターンとしてのＡＩ配線１６Ａ、１６Ｂを形成する。
その後レジスト膜パターンを除去すると、第１図（Ｊ）
に示すように、２層Ａ１配線構造が得られる。上記実施
例において、第３の絶縁膜を形成するＣＶＤにおいて、
原料ガスとしてＴＥ０１を用いているが、この点も本発
明の極めて重要な点の−っであり、ＴＥ０１の場合は５
ｉＨａ系の原料ガスに比べ形成された５ｉ０２膜のオー
バーハングが少ないので、ＴＥ０１をＣＶＤの原料ガス
として用いることによって、より微細な間隙の埋込みが
可能となる。なお、上記第１及び第２の絶縁膜を形成す
るプラズマＣＶＤにおいて、ＴＥ０１と０２の代りに５
ｉｌ１４と０２あるいはＳｉＨ２とＮ２０を用いても同
様の結果が得られる。また、上記第１から第３の絶縁膜
を形成するブラフＣｖＤにおいて、ＴＥ０１の代りにテ
トラメトキシシラン［５ｉ（ＯＣＨ３）４１を用いても
同様の結果が得られる。さらに、上記第３の絶縁膜を形
成するＣＶＤにおいて、ＴＥ０１と０２のプラズマ分解
反応の代りにＴＥ０１と０３の熱分解反応により５ｉ０
２膜を形成しても同様の効果を得ることができる。
に示すように、２層Ａ１配線構造が得られる。上記実施
例において、第３の絶縁膜を形成するＣＶＤにおいて、
原料ガスとしてＴＥ０１を用いているが、この点も本発
明の極めて重要な点の−っであり、ＴＥ０１の場合は５
ｉＨａ系の原料ガスに比べ形成された５ｉ０２膜のオー
バーハングが少ないので、ＴＥ０１をＣＶＤの原料ガス
として用いることによって、より微細な間隙の埋込みが
可能となる。なお、上記第１及び第２の絶縁膜を形成す
るプラズマＣＶＤにおいて、ＴＥ０１と０２の代りに５
ｉｌ１４と０２あるいはＳｉＨ２とＮ２０を用いても同
様の結果が得られる。また、上記第１から第３の絶縁膜
を形成するブラフＣｖＤにおいて、ＴＥ０１の代りにテ
トラメトキシシラン［５ｉ（ＯＣＨ３）４１を用いても
同様の結果が得られる。さらに、上記第３の絶縁膜を形
成するＣＶＤにおいて、ＴＥ０１と０２のプラズマ分解
反応の代りにＴＥ０１と０３の熱分解反応により５ｉ０
２膜を形成しても同様の効果を得ることができる。
発明の効果
以上述べてきたように本発明の半導体装置の製造方法に
よれば、次のような効果が得られる。間隙内に形成した
第１の絶縁膜により間隙のアスペクト比を低減した後、
第２の絶縁膜の側面が間隙底部まで傾斜を有するように
物理的エツチングを行うことによって、第３の絶縁膜を
形成した際、間隙幅が１μｍ以下でアスペクト比が１以
上の微細な間隙を空隙なく埋込むことができる。空隙を
生しることなく微細な間隙を埋込むことができるので、
半導体基板表面の平坦化工程が容易となり、多層配線の
層間絶縁膜の形成に適用すれば、上層配線の形成が容易
になる。また、下層配線の断線が防止できる。さらには
、多層配線を実現することにより、素子の高集積化なら
びに高速化が図れる。以上のように、本発明は微細な凹
部に空隙を生じることなく絶縁膜を埋込むことができる
ため、素子の高集積化ならびに信頼性の向上に大きく寄
与するものである。
よれば、次のような効果が得られる。間隙内に形成した
第１の絶縁膜により間隙のアスペクト比を低減した後、
第２の絶縁膜の側面が間隙底部まで傾斜を有するように
物理的エツチングを行うことによって、第３の絶縁膜を
形成した際、間隙幅が１μｍ以下でアスペクト比が１以
上の微細な間隙を空隙なく埋込むことができる。空隙を
生しることなく微細な間隙を埋込むことができるので、
半導体基板表面の平坦化工程が容易となり、多層配線の
層間絶縁膜の形成に適用すれば、上層配線の形成が容易
になる。また、下層配線の断線が防止できる。さらには
、多層配線を実現することにより、素子の高集積化なら
びに高速化が図れる。以上のように、本発明は微細な凹
部に空隙を生じることなく絶縁膜を埋込むことができる
ため、素子の高集積化ならびに信頼性の向上に大きく寄
与するものである。
第１図は本発明による半導体装置の製造方法の実施例を
説明するための工程断面図、第２図は従来の製造方法の
一例を説明するための工程断面図である。 ２・・・φ５１基板、４（４Ａ〜４Ｃ）、１６（１６Ａ
、１６Ｂ）・・・・Ａ１配線、６（６Ａ〜６Ｄ）、 １
０． ｌＯａ、１２．１２ａ・・・・ｃ Ｖ Ｄ −５
ｉ０２膜、８（８Ａ〜８Ｄ） 、 １４・・・・レジス
ト膜。 代理人の氏名 弁理士 粟野重孝 はか１名ｉ− 城 憾
説明するための工程断面図、第２図は従来の製造方法の
一例を説明するための工程断面図である。 ２・・・φ５１基板、４（４Ａ〜４Ｃ）、１６（１６Ａ
、１６Ｂ）・・・・Ａ１配線、６（６Ａ〜６Ｄ）、 １
０． ｌＯａ、１２．１２ａ・・・・ｃ Ｖ Ｄ −５
ｉ０２膜、８（８Ａ〜８Ｄ） 、 １４・・・・レジス
ト膜。 代理人の氏名 弁理士 粟野重孝 はか１名ｉ− 城 憾
Claims (2)
- （１）表面に凹凸を有する半導体基板上に第１の絶縁膜
を形成する工程と、前記凸部上の前記第１の絶縁膜をエ
ッチングする工程と、全面に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜をアルゴンガスを含むプラズマ
中でエッチングする工程と、全面に第３の絶縁膜を形成
する工程を備え、前記凹部内を前記第１から第３の絶縁
膜で埋込むことを特徴とする半導体装置の製造方法。 - （２）第３の絶縁膜を形成する工程が有機シランと酸素
のプラズマ生成によるプラズマ分解反応か、あるいは、
有機シランとオゾンの熱分解反応によって絶縁膜を形成
する工程であることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2421489A JPH02205030A (ja) | 1989-02-02 | 1989-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2421489A JPH02205030A (ja) | 1989-02-02 | 1989-02-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205030A true JPH02205030A (ja) | 1990-08-14 |
Family
ID=12132046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2421489A Pending JPH02205030A (ja) | 1989-02-02 | 1989-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02205030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132220A (ja) * | 1990-09-21 | 1992-05-06 | Tokyo Ohka Kogyo Co Ltd | プラズマテーパエッチング方法 |
| KR100215909B1 (ko) * | 1991-09-11 | 1999-08-16 | 구본준 | 반도체소자의 보호막 형성방법 |
-
1989
- 1989-02-02 JP JP2421489A patent/JPH02205030A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132220A (ja) * | 1990-09-21 | 1992-05-06 | Tokyo Ohka Kogyo Co Ltd | プラズマテーパエッチング方法 |
| KR100215909B1 (ko) * | 1991-09-11 | 1999-08-16 | 구본준 | 반도체소자의 보호막 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0258836A (ja) | 半導体装置の製造方法 | |
| US5459105A (en) | Method of manufacturing a semiconductor device having multilayer insulating films | |
| US5607880A (en) | Method of fabricating multilevel interconnections in a semiconductor integrated circuit | |
| JP2973905B2 (ja) | 半導体装置の製造方法 | |
| JPH02205030A (ja) | 半導体装置の製造方法 | |
| JPH0221640A (ja) | 半導体装置 | |
| JPH01185945A (ja) | 半導体装置の製造方法 | |
| JP2000058641A (ja) | 半導体装置、その製造方法及び層間絶縁膜の形成方法 | |
| JPH0870042A (ja) | 絶縁膜の形成方法 | |
| JPH09237830A (ja) | 半導体装置の製造方法 | |
| JP2969680B2 (ja) | 半導体装置の製造方法 | |
| JPH06283528A (ja) | 半導体装置の製造方法 | |
| JPH02166751A (ja) | 半導体装置の製造方法 | |
| JPH11274296A (ja) | 多層配線構造及びその形成方法 | |
| JP2795029B2 (ja) | 多層配線の形成方法 | |
| JP3315907B2 (ja) | 半導体装置の製造方法 | |
| JPH05259298A (ja) | 半導体装置の製造方法 | |
| JPS59115541A (ja) | 半導体装置の製造方法 | |
| JPH03155133A (ja) | コンタクト孔埋め込み方法 | |
| JPH07176613A (ja) | 半導体装置の製造方法 | |
| JPH0945690A (ja) | 半導体装置およびその製造方法 | |
| JPH06275614A (ja) | 半導体装置の製造方法 | |
| JPS63293859A (ja) | 半導体装置 | |
| JPH0797583B2 (ja) | 層間絶縁膜の形成方法 | |
| JPH0513407A (ja) | 半導体装置およびその製造方法 |