JPH05259298A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05259298A JPH05259298A JP5514692A JP5514692A JPH05259298A JP H05259298 A JPH05259298 A JP H05259298A JP 5514692 A JP5514692 A JP 5514692A JP 5514692 A JP5514692 A JP 5514692A JP H05259298 A JPH05259298 A JP H05259298A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法の内、多層配線の層間
絶縁膜を形成する方法に関するものであり、より微細な
配線間を埋め込む層間絶縁膜の形成技術を提供する。 【構成】 回路素子と絶縁膜（ＢＰＳＧ膜）２が形成さ
れ、ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉの多層膜によ
って第１の配線パタ−ン４の形成されたＳｉ基板１上
に、プラズマＣＶＤ法でＳｉＯ2膜６を堆積し、その後
ドライエッチングでＳｉＯ2膜６を異方性エッチングし
第１の配線パタ−ン４表面を露出させる。つぎに常圧Ｃ
ＶＤ法でＴＥＯＳとオゾンを含む酸素の熱分解反応によ
りＳｉＯ2膜１０を堆積して層間絶縁膜が形成される。
このとき、ＳｉＯ2膜１０を形成する反応は表面反応性
が強く、その堆積速度が下地の種類によって異なるとい
う性質を有しているが、基板表面が絶縁膜と一種類の金
属膜表面になっているので、オ−バ−ハング形状の発生
を防止し、より微細な配線間を埋め込むことができる。
絶縁膜を形成する方法に関するものであり、より微細な
配線間を埋め込む層間絶縁膜の形成技術を提供する。 【構成】 回路素子と絶縁膜（ＢＰＳＧ膜）２が形成さ
れ、ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉの多層膜によ
って第１の配線パタ−ン４の形成されたＳｉ基板１上
に、プラズマＣＶＤ法でＳｉＯ2膜６を堆積し、その後
ドライエッチングでＳｉＯ2膜６を異方性エッチングし
第１の配線パタ−ン４表面を露出させる。つぎに常圧Ｃ
ＶＤ法でＴＥＯＳとオゾンを含む酸素の熱分解反応によ
りＳｉＯ2膜１０を堆積して層間絶縁膜が形成される。
このとき、ＳｉＯ2膜１０を形成する反応は表面反応性
が強く、その堆積速度が下地の種類によって異なるとい
う性質を有しているが、基板表面が絶縁膜と一種類の金
属膜表面になっているので、オ−バ−ハング形状の発生
を防止し、より微細な配線間を埋め込むことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に多層配線における層間絶縁膜に用いられ、
微細配線の間隙に絶縁膜を埋め込むのに有効な半導体装
置の製造方法に関するものである。
係わり、特に多層配線における層間絶縁膜に用いられ、
微細配線の間隙に絶縁膜を埋め込むのに有効な半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化及び高速化に伴
って、多層配線構造が一般に用いられている。多層配線
構造では、微細な配線間のリ−ク電流を低減する為に配
線間に絶縁膜を埋め込むとともに、上層配線を形成する
際のエッチングマスク材としてのレジスト膜パタ−ンの
形成を容易にし、パタ−ン不良による上層配線の断線及
び短絡を防止する為に、平坦な層間絶縁膜を形成する必
要がある。一般に気相成長法（ＣＶＤ法）で形成した絶
縁膜が層間絶縁膜として用いられている。一方、金属配
線に関しては、ＳｉやＣｕを含むＡｌ膜が一般に用いら
れているが、反射率が高くレジスト膜パタ−ンを露光す
る際に反射によりレジスト膜パタ−ンが断線する不良が
発生しやすい為、反射防止膜としてＴｉＮ等の薄膜をＡ
ｌ膜上に形成することが必要不可欠になっている。
って、多層配線構造が一般に用いられている。多層配線
構造では、微細な配線間のリ−ク電流を低減する為に配
線間に絶縁膜を埋め込むとともに、上層配線を形成する
際のエッチングマスク材としてのレジスト膜パタ−ンの
形成を容易にし、パタ−ン不良による上層配線の断線及
び短絡を防止する為に、平坦な層間絶縁膜を形成する必
要がある。一般に気相成長法（ＣＶＤ法）で形成した絶
縁膜が層間絶縁膜として用いられている。一方、金属配
線に関しては、ＳｉやＣｕを含むＡｌ膜が一般に用いら
れているが、反射率が高くレジスト膜パタ−ンを露光す
る際に反射によりレジスト膜パタ−ンが断線する不良が
発生しやすい為、反射防止膜としてＴｉＮ等の薄膜をＡ
ｌ膜上に形成することが必要不可欠になっている。
【０００３】例えば図３(a) に示すように、素子及び絶
縁膜（ＢＰＳＧ膜２１）の形成されたＳｉ基板２０にＡ
ｌＳｉＣｕ膜の配線パタ−ン２２（２２Ａ〜２２Ｄ）が
形成されている上に、テトラエトキシシラン（ＴＥＯ
Ｓ）のような有機シラン類とオゾンを含む酸素を常圧下
において熱分解反応させ、ＳｉＯ2 膜２４を堆積する。
このとき、このガスの反応においては表面反応性が強
く、配線パタ−ン２２の段差部においてＳｉＯ2 膜２４
がなだらかな傾斜を有し、平坦化された形状が得られ
る。例えば、「アイ・イ・イ・イ インタ−ナショナル
エレクトロン デバイス ミ−ティング［ＩＥＥＥ
ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ ＭＥＥＴＩＮＧ （１９８９ｐｐ．６６９
−６７１）］参照。
縁膜（ＢＰＳＧ膜２１）の形成されたＳｉ基板２０にＡ
ｌＳｉＣｕ膜の配線パタ−ン２２（２２Ａ〜２２Ｄ）が
形成されている上に、テトラエトキシシラン（ＴＥＯ
Ｓ）のような有機シラン類とオゾンを含む酸素を常圧下
において熱分解反応させ、ＳｉＯ2 膜２４を堆積する。
このとき、このガスの反応においては表面反応性が強
く、配線パタ−ン２２の段差部においてＳｉＯ2 膜２４
がなだらかな傾斜を有し、平坦化された形状が得られ
る。例えば、「アイ・イ・イ・イ インタ−ナショナル
エレクトロン デバイス ミ−ティング［ＩＥＥＥ
ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ ＭＥＥＴＩＮＧ （１９８９ｐｐ．６６９
−６７１）］参照。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の方法においては、有機シランとオゾンの反応
が基板表面の状態に強く依存する為に、ＴｉＮ／ＡｌＳ
ｉＣｕ／ＴｉＮ／Ｔｉの多層膜からなる配線パタ−ン２
３のＴｉＮ膜表面とＡｌＳｉＣｕ膜側面及びＢＰＳＧ膜
２１表面で堆積したＳｉＯ2膜２４の膜厚が異なり、図
３(b)に示すように、ＢＰＳＧ膜等の絶縁膜上やＴｉＮ
膜上に比べＡｌＳｉＣｕ膜上の膜厚が薄く、オ−バ−ハ
ング形状となる。そのため、ＳｉＯ2 膜２４を形成して
ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉの多層膜からなる
配線パタ−ン２３の間隙を埋め込もうとしても、アスペ
クト比が１.５以上になると図３(c)に示すように、配線
パタ−ン２３間に空隙が形成されるという問題点を有し
ていた。
うな従来の方法においては、有機シランとオゾンの反応
が基板表面の状態に強く依存する為に、ＴｉＮ／ＡｌＳ
ｉＣｕ／ＴｉＮ／Ｔｉの多層膜からなる配線パタ−ン２
３のＴｉＮ膜表面とＡｌＳｉＣｕ膜側面及びＢＰＳＧ膜
２１表面で堆積したＳｉＯ2膜２４の膜厚が異なり、図
３(b)に示すように、ＢＰＳＧ膜等の絶縁膜上やＴｉＮ
膜上に比べＡｌＳｉＣｕ膜上の膜厚が薄く、オ−バ−ハ
ング形状となる。そのため、ＳｉＯ2 膜２４を形成して
ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉの多層膜からなる
配線パタ−ン２３の間隙を埋め込もうとしても、アスペ
クト比が１.５以上になると図３(c)に示すように、配線
パタ−ン２３間に空隙が形成されるという問題点を有し
ていた。
【０００５】本発明は上記問題点に鑑みてなされ、その
目的は信頼性に優れ、高集積化を可能とする半導体装置
の製造方法を提供することである。
目的は信頼性に優れ、高集積化を可能とする半導体装置
の製造方法を提供することである。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、半導体基板上に
第１の絶縁膜を形成する工程と、この第１の絶縁膜上に
多層の金属膜からなる第１の導体パタ−ンを形成する工
程と、この第１の導体パタ−ンの側面に第２の絶縁膜を
形成する工程と、前記第１及び第２の絶縁膜上及び前記
第１の導体パタ−ン上に表面反応性の強い気相化学反応
で第３の絶縁膜を形成する工程とを備えたものである。
めに本発明の半導体装置の製造方法は、半導体基板上に
第１の絶縁膜を形成する工程と、この第１の絶縁膜上に
多層の金属膜からなる第１の導体パタ−ンを形成する工
程と、この第１の導体パタ−ンの側面に第２の絶縁膜を
形成する工程と、前記第１及び第２の絶縁膜上及び前記
第１の導体パタ−ン上に表面反応性の強い気相化学反応
で第３の絶縁膜を形成する工程とを備えたものである。
【０００７】また本発明の他の半導体装置の製造方法
は、半導体基板上に第１の絶縁膜を形成する工程と、こ
の第１の絶縁膜上に多層の金属膜からなる第１の導体パ
タ−ンを形成する工程と、この第１の導体パタ−ン上に
第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び
前記第１の導体パターンの上部の角をエッチングする工
程と、前記第２の絶縁膜上及び前記第１の導体パタ−ン
上に表面反応性の強い気相化学反応で第３の絶縁膜を形
成する工程とを備えたものである。
は、半導体基板上に第１の絶縁膜を形成する工程と、こ
の第１の絶縁膜上に多層の金属膜からなる第１の導体パ
タ−ンを形成する工程と、この第１の導体パタ−ン上に
第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び
前記第１の導体パターンの上部の角をエッチングする工
程と、前記第２の絶縁膜上及び前記第１の導体パタ−ン
上に表面反応性の強い気相化学反応で第３の絶縁膜を形
成する工程とを備えたものである。
【０００８】
【作用】本発明は上記構成により、多層の金属膜からな
る第１の導体パタ−ンの側面に第２の絶縁膜を形成した
後、表面反応性の強い第３の絶縁膜を形成することによ
って、あるいは、多層の金属膜からなる第１の導体パタ
−ン上に形成した第２の絶縁膜及び第１の導体パターン
の上部の角をエッチングした後、表面反応性の強い第３
の絶縁膜を形成することによって、第３の絶縁膜の堆積
速度の下地依存性の為に第３の絶縁膜形成後の第１の導
体パタ−ン間に空隙が形成されるのを防止することがで
き、第１の導体パタ−ンの間隔の微細化が図れる。ま
た、第１の導体パタ−ンの上部の角がエッチングされて
いることによって、第３の絶縁膜形成後の第１の導体パ
タ−ンの段差部の傾斜をゆるやかにすることができ、基
板表面の平坦化が図れる。
る第１の導体パタ−ンの側面に第２の絶縁膜を形成した
後、表面反応性の強い第３の絶縁膜を形成することによ
って、あるいは、多層の金属膜からなる第１の導体パタ
−ン上に形成した第２の絶縁膜及び第１の導体パターン
の上部の角をエッチングした後、表面反応性の強い第３
の絶縁膜を形成することによって、第３の絶縁膜の堆積
速度の下地依存性の為に第３の絶縁膜形成後の第１の導
体パタ−ン間に空隙が形成されるのを防止することがで
き、第１の導体パタ−ンの間隔の微細化が図れる。ま
た、第１の導体パタ−ンの上部の角がエッチングされて
いることによって、第３の絶縁膜形成後の第１の導体パ
タ−ンの段差部の傾斜をゆるやかにすることができ、基
板表面の平坦化が図れる。
【０００９】
【実施例】本発明の半導体装置の製造方法の実施例を具
体例に基づいて説明する。
体例に基づいて説明する。
【００１０】（実施例１）図１は本発明による第１の実
施例の製造工程で多層配線の層間絶縁膜の形成工程を示
す。以下図１を用いて本実施例の多層配線の層間絶縁膜
の形成工程を説明する。
施例の製造工程で多層配線の層間絶縁膜の形成工程を示
す。以下図１を用いて本実施例の多層配線の層間絶縁膜
の形成工程を説明する。
【００１１】まず、図１(a) に示すように、Ｓｉ基板１
に回路素子及び絶縁膜（ＢＰＳＧ膜）２が形成され、Ｔ
ｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉの多層膜によってパ
ッドや配線となる第１の配線４（４Ａ〜４Ｃ）が形成さ
れた基板を、プラズマＣＶＤ装置中で基板温度を３７０
℃〜４００℃に保ち、減圧下でＴＥＯＳ（Ｓｉ（ＯＣ 2
Ｈ5）4） あるいはシラン（ＳｉＨ4）と酸素のプラズ分
解反応（この反応では堆積速度に下地依存性は無い）に
より、ＳｉＯ2 膜６を３００〜５００ｎｍ程度全面に堆
積する。
に回路素子及び絶縁膜（ＢＰＳＧ膜）２が形成され、Ｔ
ｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉの多層膜によってパ
ッドや配線となる第１の配線４（４Ａ〜４Ｃ）が形成さ
れた基板を、プラズマＣＶＤ装置中で基板温度を３７０
℃〜４００℃に保ち、減圧下でＴＥＯＳ（Ｓｉ（ＯＣ 2
Ｈ5）4） あるいはシラン（ＳｉＨ4）と酸素のプラズ分
解反応（この反応では堆積速度に下地依存性は無い）に
より、ＳｉＯ2 膜６を３００〜５００ｎｍ程度全面に堆
積する。
【００１２】しかる後に、図１(b)に示すように、図１
(a)で示す基板をドライエッチング装置中においてＣＦ4
ガスでプラズマ生成し、ＳｉＯ2膜６を堆積膜厚だけ化
学的異方性エッチングして、第１の配線４の上面が露出
するようにする。このとき、第１の配線４の側面にＳｉ
Ｏ2 膜７（７Ａ〜７Ｆ）が形成される。
(a)で示す基板をドライエッチング装置中においてＣＦ4
ガスでプラズマ生成し、ＳｉＯ2膜６を堆積膜厚だけ化
学的異方性エッチングして、第１の配線４の上面が露出
するようにする。このとき、第１の配線４の側面にＳｉ
Ｏ2 膜７（７Ａ〜７Ｆ）が形成される。
【００１３】しかる後に、図１(c)に示すように、図１
(b)で示す基板を常圧ＣＶＤ装置中で基板温度を３７０
℃〜４００℃に保ち、有機シランとなるＴＥＯＳとオゾ
ンを４％以上の濃度で含む酸素との熱分解反応によりＳ
ｉＯ2 膜１０を５００〜８００ｎｍ程度全面に堆積し
て、層間絶縁膜が形成される。このとき、ＳｉＯ2 膜１
０を形成する反応は表面反応性が強く、その堆積速度が
下地の種類によって異なる（本実施例では堆積速度が金
属表面に比べ絶縁膜上の方が速い）という性質を有して
いるが、基板表面が絶縁膜と一種類の金属膜表面になっ
ているので、オ−バ−ハング形状の発生を防止し、より
微細な配線間を埋め込むことができる。
(b)で示す基板を常圧ＣＶＤ装置中で基板温度を３７０
℃〜４００℃に保ち、有機シランとなるＴＥＯＳとオゾ
ンを４％以上の濃度で含む酸素との熱分解反応によりＳ
ｉＯ2 膜１０を５００〜８００ｎｍ程度全面に堆積し
て、層間絶縁膜が形成される。このとき、ＳｉＯ2 膜１
０を形成する反応は表面反応性が強く、その堆積速度が
下地の種類によって異なる（本実施例では堆積速度が金
属表面に比べ絶縁膜上の方が速い）という性質を有して
いるが、基板表面が絶縁膜と一種類の金属膜表面になっ
ているので、オ−バ−ハング形状の発生を防止し、より
微細な配線間を埋め込むことができる。
【００１４】以上のように本実施例では、ＳｉＯ2 膜１
０の堆積速度が金属表面に比べ絶縁膜上の方が速いが、
ＳｉＯ2 膜１０を堆積する前に、第１の配線４の上面を
露出させ、側面及び配線間に絶縁膜７，２をそれぞれ形
成しているので、ＳｉＯ2 膜１０を堆積する際にオ−バ
−ハング形状になりにくい。従って、より微細な配線間
を空隙を形成することなく絶縁膜１０で埋め込めるとい
う特徴がある。
０の堆積速度が金属表面に比べ絶縁膜上の方が速いが、
ＳｉＯ2 膜１０を堆積する前に、第１の配線４の上面を
露出させ、側面及び配線間に絶縁膜７，２をそれぞれ形
成しているので、ＳｉＯ2 膜１０を堆積する際にオ−バ
−ハング形状になりにくい。従って、より微細な配線間
を空隙を形成することなく絶縁膜１０で埋め込めるとい
う特徴がある。
【００１５】（実施例２）次に、本発明の半導体装置の
製造方法の第２の実施例を具体例に基づいて説明する。
図２は本発明による第２の実施例の製造工程で多層配線
の層間絶縁膜の形成工程を示す。
製造方法の第２の実施例を具体例に基づいて説明する。
図２は本発明による第２の実施例の製造工程で多層配線
の層間絶縁膜の形成工程を示す。
【００１６】まず、図２(a) に示すように、Ｓｉ基板１
に回路素子及び絶縁膜（ＢＰＳＧ膜）２が形成され、Ｔ
ｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉの多層膜によってパ
ッドや配線となる第１の配線４（４Ａ〜４Ｃ）が形成さ
れた基板を、プラズマＣＶＤ装置中で基板温度を３７０
℃〜４００℃に保ち、減圧下でＴＥＯＳ（Ｓｉ（ＯＣ 2
Ｈ5）4）あるいはシラン（ＳｉＨ4）と酸素のプラズ分
解反応によりＳｉＯ2膜６を１００〜３００ｎｍ程度全
面に堆積する。
に回路素子及び絶縁膜（ＢＰＳＧ膜）２が形成され、Ｔ
ｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉの多層膜によってパ
ッドや配線となる第１の配線４（４Ａ〜４Ｃ）が形成さ
れた基板を、プラズマＣＶＤ装置中で基板温度を３７０
℃〜４００℃に保ち、減圧下でＴＥＯＳ（Ｓｉ（ＯＣ 2
Ｈ5）4）あるいはシラン（ＳｉＨ4）と酸素のプラズ分
解反応によりＳｉＯ2膜６を１００〜３００ｎｍ程度全
面に堆積する。
【００１７】しかる後に、図２(b)に示すように、図２
(a)で示す基板をドライエッチング装置中においてＡｒ
ガスでプラズマ生成し、平坦部のＳｉＯ2 膜６を１００
〜２００ｎｍ程度エッチングするくらい配線４及びＳｉ
Ｏ2 膜６を物理的異方性エッチングする。このとき、段
差部が基板面に対して４５度の角度でエッチングされ、
図２(b) のように第１の配線４の２面が露出するように
すると共に、第１の配線４の上面及び側面にＳｉＯ2 膜
８（８Ａ〜８Ｃ）及び９（９Ａ〜９Ｄ）がそれぞれ形成
される。
(a)で示す基板をドライエッチング装置中においてＡｒ
ガスでプラズマ生成し、平坦部のＳｉＯ2 膜６を１００
〜２００ｎｍ程度エッチングするくらい配線４及びＳｉ
Ｏ2 膜６を物理的異方性エッチングする。このとき、段
差部が基板面に対して４５度の角度でエッチングされ、
図２(b) のように第１の配線４の２面が露出するように
すると共に、第１の配線４の上面及び側面にＳｉＯ2 膜
８（８Ａ〜８Ｃ）及び９（９Ａ〜９Ｄ）がそれぞれ形成
される。
【００１８】しかる後に、図２(c)に示すように、図２
(b)で示す基板を常圧ＣＶＤ装置中で基板温度を３７０
℃〜４００℃に保ち、有機シランとなるＴＥＯＳとオゾ
ンを４％以上の濃度で含む酸素との熱分解反応により、
ＳｉＯ2 膜１０を５００〜８００ｎｍ程度全面に堆積し
て、層間絶縁膜が形成される。このとき、ＳｉＯ2 膜１
０を堆積する前に、第１の配線４の上面の角がエッチン
グされ１種類の金属面が２面露出し、上面，側面及び配
線間に絶縁膜８，９がそれぞれ形成されていることが本
発明の重要な点の一つであり、ＳｉＯ2 膜１０の堆積速
度が金属表面に比べ絶縁膜上の方が速いため、及び配線
４の上面の角がエッチングされているためにＳｉＯ2 膜
１０を堆積する際にオ−バ−ハング形状になりにくい。
従って、より微細な配線間を空隙を形成することなく絶
縁膜１０で埋め込めるという特徴がある。また、第１の
配線４の上面の角が基板面に対して４５度にエッチング
されいるため、ＳｉＯ2 膜１０を堆積した際に段差部が
緩やかな傾斜を有するようになり、基板表面が平坦化さ
れるという特徴もある。
(b)で示す基板を常圧ＣＶＤ装置中で基板温度を３７０
℃〜４００℃に保ち、有機シランとなるＴＥＯＳとオゾ
ンを４％以上の濃度で含む酸素との熱分解反応により、
ＳｉＯ2 膜１０を５００〜８００ｎｍ程度全面に堆積し
て、層間絶縁膜が形成される。このとき、ＳｉＯ2 膜１
０を堆積する前に、第１の配線４の上面の角がエッチン
グされ１種類の金属面が２面露出し、上面，側面及び配
線間に絶縁膜８，９がそれぞれ形成されていることが本
発明の重要な点の一つであり、ＳｉＯ2 膜１０の堆積速
度が金属表面に比べ絶縁膜上の方が速いため、及び配線
４の上面の角がエッチングされているためにＳｉＯ2 膜
１０を堆積する際にオ−バ−ハング形状になりにくい。
従って、より微細な配線間を空隙を形成することなく絶
縁膜１０で埋め込めるという特徴がある。また、第１の
配線４の上面の角が基板面に対して４５度にエッチング
されいるため、ＳｉＯ2 膜１０を堆積した際に段差部が
緩やかな傾斜を有するようになり、基板表面が平坦化さ
れるという特徴もある。
【００１９】なお、上記第１及び第２の実施例では、Ｓ
ｉＯ2 膜１０を形成する方法として常圧ＣＶＤ法による
ＴＥＯＳとオゾンを含む酸素の熱分解反応を用いたが、
プラズマＣＶＤ法により、１００〜１５０℃の温度で１
０Ｔｏｒｒ程度の減圧下においてＴＥＯＳとＨ2Ｏの混
合ガス反応でＳｉＯ2膜１０を形成してもよい。また、
ＳｉＯ2 膜１０を形成する材料としてＴＥＯＳを用いた
が、エチルトリエトキシシラン（Ｃ2 Ｈ5Ｓｉ（ＯＣ2Ｈ
5 ）3）等の有機シラン類を用いてもよい。
ｉＯ2 膜１０を形成する方法として常圧ＣＶＤ法による
ＴＥＯＳとオゾンを含む酸素の熱分解反応を用いたが、
プラズマＣＶＤ法により、１００〜１５０℃の温度で１
０Ｔｏｒｒ程度の減圧下においてＴＥＯＳとＨ2Ｏの混
合ガス反応でＳｉＯ2膜１０を形成してもよい。また、
ＳｉＯ2 膜１０を形成する材料としてＴＥＯＳを用いた
が、エチルトリエトキシシラン（Ｃ2 Ｈ5Ｓｉ（ＯＣ2Ｈ
5 ）3）等の有機シラン類を用いてもよい。
【００２０】さらに、上記第２の実施例では、ＳｉＯ2
膜６を形成するのにプラズマＣＶＤ法を用いたが、配線
４の上面の角をエッチングするので、ＳｉＯ2 膜１０を
形成するのと同様のＴＥＯＳとオゾンの常圧ＣＶＤ法を
用いてもよい。
膜６を形成するのにプラズマＣＶＤ法を用いたが、配線
４の上面の角をエッチングするので、ＳｉＯ2 膜１０を
形成するのと同様のＴＥＯＳとオゾンの常圧ＣＶＤ法を
用いてもよい。
【００２１】
【発明の効果】以上のように本発明の半導体装置の製造
方法によれば、多層の金属膜からなる第１の導体パタ−
ンの側面に第２の絶縁膜を形成した後、表面反応性の強
い第３の絶縁膜を形成することによって、あるいは、多
層の金属膜からなる第１の導体パタ−ン上に形成した第
２の絶縁膜及び第１の導体パターンの上部の角をエッチ
ングした後、表面反応性の強い第３の絶縁膜を形成する
ことによって、第３の絶縁膜の堆積速度の下地依存性の
為に第３の絶縁膜形成後の第１の導体パタ−ン間に空隙
が形成されるのを防止することができ、第１の導体パタ
−ンの間隔の微細化が図れる。また、第１の導体パタ−
ンの上部の角がエッチングされていることによって、第
３の絶縁膜形成後の第１の導体パタ−ンの段差部の傾斜
をゆるやかにすることができ、基板表面の平坦化が図れ
る。このように、素子の高集積化ならびに量産性の向上
に大きく寄与することができる。
方法によれば、多層の金属膜からなる第１の導体パタ−
ンの側面に第２の絶縁膜を形成した後、表面反応性の強
い第３の絶縁膜を形成することによって、あるいは、多
層の金属膜からなる第１の導体パタ−ン上に形成した第
２の絶縁膜及び第１の導体パターンの上部の角をエッチ
ングした後、表面反応性の強い第３の絶縁膜を形成する
ことによって、第３の絶縁膜の堆積速度の下地依存性の
為に第３の絶縁膜形成後の第１の導体パタ−ン間に空隙
が形成されるのを防止することができ、第１の導体パタ
−ンの間隔の微細化が図れる。また、第１の導体パタ−
ンの上部の角がエッチングされていることによって、第
３の絶縁膜形成後の第１の導体パタ−ンの段差部の傾斜
をゆるやかにすることができ、基板表面の平坦化が図れ
る。このように、素子の高集積化ならびに量産性の向上
に大きく寄与することができる。
【図１】本発明による半導体装置の製造方法の第１の実
施例を示す工程断面図
施例を示す工程断面図
【図２】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図３】従来の半導体装置の製造方法を示す工程断面図
１ Ｐ型シリコン基板 ２ ＢＰＳＧ膜（第１の絶縁膜） ４ ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉ配線（第１の
導体パタ−ン） ６〜９ ＳｉＯ2膜（第２の絶縁膜） １０ ＳｉＯ2膜（第３の絶縁膜）
導体パタ−ン） ６〜９ ＳｉＯ2膜（第２の絶縁膜） １０ ＳｉＯ2膜（第３の絶縁膜）
Claims (2)
- 【請求項１】半導体基板上に第１の絶縁膜を形成する工
程と、この第１の絶縁膜上に多層の金属膜からなる第１
の導体パタ−ンを形成する工程と、この第１の導体パタ
−ンの側面に第２の絶縁膜を形成する工程と、前記第１
及び第２の絶縁膜上及び前記第１の導体パタ−ン上に表
面反応性の強い気相化学反応で第３の絶縁膜を形成する
工程とを備えた半導体装置の製造方法。 - 【請求項２】半導体基板上に第１の絶縁膜を形成する工
程と、この第１の絶縁膜上に多層の金属膜からなる第１
の導体パタ−ンを形成する工程と、この第１の導体パタ
−ン上に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜及び前記第１の導体パターンの上部の角をエッチン
グする工程と、前記第２の絶縁膜上及び前記第１の導体
パタ−ン上に表面反応性の強い気相化学反応で第３の絶
縁膜を形成する工程とを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055146A JP2982475B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055146A JP2982475B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259298A true JPH05259298A (ja) | 1993-10-08 |
| JP2982475B2 JP2982475B2 (ja) | 1999-11-22 |
Family
ID=12990631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4055146A Expired - Fee Related JP2982475B2 (ja) | 1992-03-13 | 1992-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982475B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349830A (ja) * | 1993-06-08 | 1994-12-22 | Nec Corp | 半導体集積回路装置の製造方法 |
| US6635943B1 (en) * | 1999-11-30 | 2003-10-21 | Advanced Micro Devices, Inc. | Method and system for reducing charge gain and charge loss in interlayer dielectric formation |
-
1992
- 1992-03-13 JP JP4055146A patent/JP2982475B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349830A (ja) * | 1993-06-08 | 1994-12-22 | Nec Corp | 半導体集積回路装置の製造方法 |
| US6635943B1 (en) * | 1999-11-30 | 2003-10-21 | Advanced Micro Devices, Inc. | Method and system for reducing charge gain and charge loss in interlayer dielectric formation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2982475B2 (ja) | 1999-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |