JPH1167909A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1167909A JPH1167909A JP22940397A JP22940397A JPH1167909A JP H1167909 A JPH1167909 A JP H1167909A JP 22940397 A JP22940397 A JP 22940397A JP 22940397 A JP22940397 A JP 22940397A JP H1167909 A JPH1167909 A JP H1167909A
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- low dielectric
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【課題】 層間膜として有機系低誘電率膜を用いた場
合、この層間膜におけるエッチング不良を防止できる半
導体装置の製造方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板の上方に少なくとも有機系低誘電率膜１２を含む
層間膜を形成する工程と、この有機系低誘電率膜１２の
エッチングを終点直前までＯ2 系のガスを用いて行い、
該有機系低誘電率膜１２の残りの部分のオーバーエッチ
ングをフォーミングガスを用いて行うことにより、該有
機系低誘電率膜１２にビアホールの少なくとも一部を形
成する工程と、を具備することを特徴とする。これによ
り、有機系低誘電率膜１２にボーイング形状等のエッチ
ング不良が生じることがない。
合、この層間膜におけるエッチング不良を防止できる半
導体装置の製造方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板の上方に少なくとも有機系低誘電率膜１２を含む
層間膜を形成する工程と、この有機系低誘電率膜１２の
エッチングを終点直前までＯ2 系のガスを用いて行い、
該有機系低誘電率膜１２の残りの部分のオーバーエッチ
ングをフォーミングガスを用いて行うことにより、該有
機系低誘電率膜１２にビアホールの少なくとも一部を形
成する工程と、を具備することを特徴とする。これによ
り、有機系低誘電率膜１２にボーイング形状等のエッチ
ング不良が生じることがない。
Description
【０００１】
【発明の属する技術分野】本発明は、酸素プラズマ耐性
の弱い有機系低誘電率膜自身に接続孔及び溝配線用の溝
を形成する際のエッチング方法に関するものである。
の弱い有機系低誘電率膜自身に接続孔及び溝配線用の溝
を形成する際のエッチング方法に関するものである。
【０００２】
【従来の技術】近年の超ＬＳＩデバイスでは、数mm角の
チップに数百万個以上の素子を集積する必要があるた
め、従来のような平面的な素子の微細化でこれを実現す
るのは困難である。従って、配線を２重３重に積み上げ
る多層配線技術を採用することが不可欠である。従来の
多層配線技術では、配線と配線との層間膜としてＳｉＯ
2膜が用いられている。
チップに数百万個以上の素子を集積する必要があるた
め、従来のような平面的な素子の微細化でこれを実現す
るのは困難である。従って、配線を２重３重に積み上げ
る多層配線技術を採用することが不可欠である。従来の
多層配線技術では、配線と配線との層間膜としてＳｉＯ
2膜が用いられている。
【０００３】一方、素子の高機能化、デバイスの動作速
度の高速化のニ−ズはとどまるところを知らず、これを
満たすプロセス技術の整備が急がれている。その中で
も、多層配線構造の採用によって層間容量の低減が重要
な課題となる。これは層間容量の低減が信号遅延時間の
低減につながるからである。
度の高速化のニ−ズはとどまるところを知らず、これを
満たすプロセス技術の整備が急がれている。その中で
も、多層配線構造の採用によって層間容量の低減が重要
な課題となる。これは層間容量の低減が信号遅延時間の
低減につながるからである。
【０００４】
【発明が解決しようとする課題】上述したような背景か
ら、層間容量低減のための低誘電率層間絶縁膜が注目さ
れている。低誘電率層間絶縁膜には、大別して有機系と
無機系があり、無機系の代表であるＳｉＯＦ膜等は、プ
ラズマＣＶＤ(Chemical Vapor Deposition）による成膜
の容易さ等もあって、実用化の近い技術として注目され
ている。一方、有機系材料は、比誘電率εが２〜２．５
と低い材料が多く、次世代以降の層間絶縁膜としての実
用化の期待も大きい。
ら、層間容量低減のための低誘電率層間絶縁膜が注目さ
れている。低誘電率層間絶縁膜には、大別して有機系と
無機系があり、無機系の代表であるＳｉＯＦ膜等は、プ
ラズマＣＶＤ(Chemical Vapor Deposition）による成膜
の容易さ等もあって、実用化の近い技術として注目され
ている。一方、有機系材料は、比誘電率εが２〜２．５
と低い材料が多く、次世代以降の層間絶縁膜としての実
用化の期待も大きい。
【０００５】このように、半導体装置において低誘電率
膜を層間絶縁膜として用いる要望が高まっている。この
場合は、有機系低誘電率膜（比誘電率が３．０以下のも
の）を回転塗布によって成膜し、この有機系低誘電率膜
上に保護膜としてのＳｉＯ2膜をＣＶＤ成膜するのが一
般的なプロセスであると考えられる。低誘電率膜を層間
絶縁膜として用いることに伴い、有機系低誘電率膜に接
続孔や溝配線用の溝を形成する技術が必要となる。
膜を層間絶縁膜として用いる要望が高まっている。この
場合は、有機系低誘電率膜（比誘電率が３．０以下のも
の）を回転塗布によって成膜し、この有機系低誘電率膜
上に保護膜としてのＳｉＯ2膜をＣＶＤ成膜するのが一
般的なプロセスであると考えられる。低誘電率膜を層間
絶縁膜として用いることに伴い、有機系低誘電率膜に接
続孔や溝配線用の溝を形成する技術が必要となる。
【０００６】ところで、有機系材料は酸素プラズマに対
する耐性に問題のあるものが多い。このため、有機系低
誘電率膜に接続孔や溝配線用の溝を形成するためのエッ
チング工程で、有機系の膜に通常用いられる酸素プラズ
マを含むプラズマを用いてエッチングをすると、有機系
低誘電率膜にエッチング不良が生じることがある。即
ち、有機系低誘電率膜が大きく等方的にエッチングされ
てしまい、接続孔の形状がボ−イング形状になったり、
部分的に酸素活性種にアタックされて膜質が劣化してし
まうことがある。
する耐性に問題のあるものが多い。このため、有機系低
誘電率膜に接続孔や溝配線用の溝を形成するためのエッ
チング工程で、有機系の膜に通常用いられる酸素プラズ
マを含むプラズマを用いてエッチングをすると、有機系
低誘電率膜にエッチング不良が生じることがある。即
ち、有機系低誘電率膜が大きく等方的にエッチングされ
てしまい、接続孔の形状がボ−イング形状になったり、
部分的に酸素活性種にアタックされて膜質が劣化してし
まうことがある。
【０００７】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、層間膜として有機系低誘
電率膜を用いた場合、この層間膜におけるエッチング不
良を防止できる半導体装置の製造方法を提供することに
ある。
れたものであり、その目的は、層間膜として有機系低誘
電率膜を用いた場合、この層間膜におけるエッチング不
良を防止できる半導体装置の製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１態様に係る半導体装置の製造方法は、
半導体基板の上方に少なくとも有機系低誘電率膜を含む
層間膜を形成する工程と、この有機系低誘電率膜をフォ
ーミングガスを用いてエッチングすることにより、該有
機系低誘電率膜に接続孔の少なくとも一部又は溝の少な
くとも一部を形成する工程と、を具備することを特徴と
する。
め、本発明の第１態様に係る半導体装置の製造方法は、
半導体基板の上方に少なくとも有機系低誘電率膜を含む
層間膜を形成する工程と、この有機系低誘電率膜をフォ
ーミングガスを用いてエッチングすることにより、該有
機系低誘電率膜に接続孔の少なくとも一部又は溝の少な
くとも一部を形成する工程と、を具備することを特徴と
する。
【０００９】第１態様に係る半導体装置の製造方法で
は、有機系低誘電率膜をフォーミングガスを用いてエッ
チングするため、有機系低誘電率膜との反応が進み過ぎ
ることがなく、有機系低誘電率膜に良好な形状の接続孔
又は溝の少なくとも一部を形成することができる。
は、有機系低誘電率膜をフォーミングガスを用いてエッ
チングするため、有機系低誘電率膜との反応が進み過ぎ
ることがなく、有機系低誘電率膜に良好な形状の接続孔
又は溝の少なくとも一部を形成することができる。
【００１０】また、本発明の第２態様に係る半導体装置
の製造方法は、半導体基板の上方に少なくとも有機系低
誘電率膜を含む層間膜を形成する工程と、この有機系低
誘電率膜の一部をＯ2 系のガスを用いてエッチングし、
該有機系低誘電率膜の残りの部分をフォーミングガスを
用いてエッチングすることにより、該有機系低誘電率膜
に接続孔の少なくとも一部又は溝の少なくとも一部を形
成する工程と、を具備することを特徴とする。
の製造方法は、半導体基板の上方に少なくとも有機系低
誘電率膜を含む層間膜を形成する工程と、この有機系低
誘電率膜の一部をＯ2 系のガスを用いてエッチングし、
該有機系低誘電率膜の残りの部分をフォーミングガスを
用いてエッチングすることにより、該有機系低誘電率膜
に接続孔の少なくとも一部又は溝の少なくとも一部を形
成する工程と、を具備することを特徴とする。
【００１１】第２態様に係る半導体装置の製造方法で
は、有機系低誘電率膜のエッチング工程を２ステップ化
し、まず有機系低誘電率膜の一部をエッチレートの速い
Ｏ2 系のガスを用いてエッチングを行い、この後、有機
系低誘電率膜の残りの部分をエッチレートは遅いが良好
なエッチング形状を得ることが可能なフォーミングガス
を用いてエッチングしている。Ｏ2 系のガスを用いたエ
ッチングによりフォーミングガス使用によるスループッ
トの低下をカバーでき、第１態様に係る半導体装置の製
造方法に比べて有機系低誘電率膜のエッチング処理時間
を短縮することができる。
は、有機系低誘電率膜のエッチング工程を２ステップ化
し、まず有機系低誘電率膜の一部をエッチレートの速い
Ｏ2 系のガスを用いてエッチングを行い、この後、有機
系低誘電率膜の残りの部分をエッチレートは遅いが良好
なエッチング形状を得ることが可能なフォーミングガス
を用いてエッチングしている。Ｏ2 系のガスを用いたエ
ッチングによりフォーミングガス使用によるスループッ
トの低下をカバーでき、第１態様に係る半導体装置の製
造方法に比べて有機系低誘電率膜のエッチング処理時間
を短縮することができる。
【００１２】また、本発明の第３態様に係る半導体装置
の製造方法は、半導体基板の上方に少なくとも有機系低
誘電率膜を含む層間膜を形成する工程と、この有機系低
誘電率膜のエッチングを終点直前までＯ2 系のガスを用
いて行い、該有機系低誘電率膜の残りの部分のオーバー
エッチングをフォーミングガスを用いて行うことによ
り、該有機系低誘電率膜に接続孔の少なくとも一部又は
溝の少なくとも一部を形成する工程と、を具備すること
を特徴とする。
の製造方法は、半導体基板の上方に少なくとも有機系低
誘電率膜を含む層間膜を形成する工程と、この有機系低
誘電率膜のエッチングを終点直前までＯ2 系のガスを用
いて行い、該有機系低誘電率膜の残りの部分のオーバー
エッチングをフォーミングガスを用いて行うことによ
り、該有機系低誘電率膜に接続孔の少なくとも一部又は
溝の少なくとも一部を形成する工程と、を具備すること
を特徴とする。
【００１３】第３態様に係る半導体装置の製造方法で
は、有機系低誘電率膜のエッチング工程を２ステップ化
し、まず有機系低誘電率膜のエッチングを終点直前まで
Ｏ2 系のガスを用いて行い、有機系低誘電率膜の残りの
部分のオーバーエッチングをフォーミングガスを用いて
エッチングしている。これにより、第１態様に係る半導
体装置の製造方法に比べて有機系低誘電率膜のエッチン
グ処理時間を短縮することができる。
は、有機系低誘電率膜のエッチング工程を２ステップ化
し、まず有機系低誘電率膜のエッチングを終点直前まで
Ｏ2 系のガスを用いて行い、有機系低誘電率膜の残りの
部分のオーバーエッチングをフォーミングガスを用いて
エッチングしている。これにより、第１態様に係る半導
体装置の製造方法に比べて有機系低誘電率膜のエッチン
グ処理時間を短縮することができる。
【００１４】また、本発明の第４態様に係る半導体装置
の製造方法は、半導体基板の上方に有機系低誘電率膜を
形成する工程と、この有機系低誘電率膜の上にＳｉＯ2
膜を形成する工程と、このＳｉＯ2 膜の上にフォトレジ
スト膜を設け、このフォトレジスト膜をマスクとして該
ＳｉＯ2 膜をエッチングする工程と、該ＳｉＯ2 膜をマ
スクとしてフォーミングガスを用いて該有機系低誘電率
膜をエッチングするとともに該フォトレジスト膜をエッ
チングすることにより、該ＳｉＯ2 膜及び該有機系低誘
電率膜に接続孔の少なくとも一部又は溝の少なくとも一
部を形成する工程と、を具備することを特徴とする。
の製造方法は、半導体基板の上方に有機系低誘電率膜を
形成する工程と、この有機系低誘電率膜の上にＳｉＯ2
膜を形成する工程と、このＳｉＯ2 膜の上にフォトレジ
スト膜を設け、このフォトレジスト膜をマスクとして該
ＳｉＯ2 膜をエッチングする工程と、該ＳｉＯ2 膜をマ
スクとしてフォーミングガスを用いて該有機系低誘電率
膜をエッチングするとともに該フォトレジスト膜をエッ
チングすることにより、該ＳｉＯ2 膜及び該有機系低誘
電率膜に接続孔の少なくとも一部又は溝の少なくとも一
部を形成する工程と、を具備することを特徴とする。
【００１５】第４態様に係る半導体装置の製造方法で
は、有機系低誘電率膜をフォーミングガスを用いてエッ
チングすることにより、ＳｉＯ2 膜上の有機系材料から
なるフォトレジスト膜も同時にエッチング除去すること
ができる。このため、その後のフォトレジスト膜を除去
するアッシング工程が必要でなくなり、工程数を少なく
できる。
は、有機系低誘電率膜をフォーミングガスを用いてエッ
チングすることにより、ＳｉＯ2 膜上の有機系材料から
なるフォトレジスト膜も同時にエッチング除去すること
ができる。このため、その後のフォトレジスト膜を除去
するアッシング工程が必要でなくなり、工程数を少なく
できる。
【００１６】尚、有機系低誘電率膜をフォーミングガス
を用いてエッチングする場合は、２５０℃以下の温度で
Ｈ2 濃度５％以上のフォーミングガスを用いることが望
ましい。
を用いてエッチングする場合は、２５０℃以下の温度で
Ｈ2 濃度５％以上のフォーミングガスを用いることが望
ましい。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１〜図４は、本発明の第１の実
施の形態による半導体装置の製造方法を説明する断面図
である。
施の形態を説明する。図１〜図４は、本発明の第１の実
施の形態による半導体装置の製造方法を説明する断面図
である。
【００１８】先ず、図１に示すように、図示せぬ半導体
基板の上にはＡｌ配線１０が形成され、このＡｌ配線１
０の上には例えばＣＶＤ法により保護膜としてＳｉＯ2
膜１１が堆積される。この後、このＳｉＯ2 膜１１の上
には例えば回転塗布によってポリアリールエーテル（商
品名FLARE1.0X:アライドシグナル社製）等の有機系低誘
電率膜１２が成膜される。次に、この有機系低誘電率膜
１２の上には例えばＣＶＤ法により保護膜としてＳｉＯ
2 膜１３が堆積され、このＳｉＯ2 膜１３の膜厚はＳｉ
Ｏ2 膜１１のそれより厚く形成される。この結果、Ａｌ
配線１０の上には層間絶縁膜が形成される。この層間絶
縁膜は、上層がＳｉＯ2 膜１１、中層が有機系低誘電率
膜１２、下層がＳｉＯ2 膜１３からなる積層構造を有す
る。尚、ポリアリールエーテルの構造式は以下の通りで
ある。
基板の上にはＡｌ配線１０が形成され、このＡｌ配線１
０の上には例えばＣＶＤ法により保護膜としてＳｉＯ2
膜１１が堆積される。この後、このＳｉＯ2 膜１１の上
には例えば回転塗布によってポリアリールエーテル（商
品名FLARE1.0X:アライドシグナル社製）等の有機系低誘
電率膜１２が成膜される。次に、この有機系低誘電率膜
１２の上には例えばＣＶＤ法により保護膜としてＳｉＯ
2 膜１３が堆積され、このＳｉＯ2 膜１３の膜厚はＳｉ
Ｏ2 膜１１のそれより厚く形成される。この結果、Ａｌ
配線１０の上には層間絶縁膜が形成される。この層間絶
縁膜は、上層がＳｉＯ2 膜１１、中層が有機系低誘電率
膜１２、下層がＳｉＯ2 膜１３からなる積層構造を有す
る。尚、ポリアリールエーテルの構造式は以下の通りで
ある。
【００１９】
【化１】
【００２０】次に、このＳｉＯ2 膜１３の上にはフォト
レジスト（ＰＲ）膜１４が設けられ、このフォトレジス
ト膜１４にはビアホールを形成するためのパターンが形
成される。
レジスト（ＰＲ）膜１４が設けられ、このフォトレジス
ト膜１４にはビアホールを形成するためのパターンが形
成される。
【００２１】この後、図２に示すように、上層のＳｉＯ
2 膜１３が図示せぬマグネトロンエッチャーを用いてフ
ォトレジスト膜１４をマスクとして以下の条件でエッチ
ングされる。 Ｇas： Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 12／150 ／200 ／5sccm Ｐressure ： ４０ｍＴorr ＲＦ Ｐower： １７００Ｗ 基板設置電極温度： ２０℃
2 膜１３が図示せぬマグネトロンエッチャーを用いてフ
ォトレジスト膜１４をマスクとして以下の条件でエッチ
ングされる。 Ｇas： Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 12／150 ／200 ／5sccm Ｐressure ： ４０ｍＴorr ＲＦ Ｐower： １７００Ｗ 基板設置電極温度： ２０℃
【００２２】次に、図３に示すように、ポリアリールエ
ーテルからなる有機系低誘電率膜１２が図示せぬＥＣＲ
プラズマエッチャーを用いてＳｉＯ2 膜１３をマスクと
して以下の条件でフォーミングガスによりエッチングさ
れる。この時のエッチングによりレジスト膜１４も同時
にエッチング除去される。これはレジスト膜１４が有機
系材料で形成されているからである。尚、フォーミング
ガスとは、Ａｒ又はＮ2 にＨ2 が含まれたガスをいう。 Ｇas： Ｎ2 ／５％Ｈ2 ２０００sccm Ｐressure ： ７ｍＴorr μ波 Ｐower： １２００Ｗ 基板設置電極温度： ２５０℃
ーテルからなる有機系低誘電率膜１２が図示せぬＥＣＲ
プラズマエッチャーを用いてＳｉＯ2 膜１３をマスクと
して以下の条件でフォーミングガスによりエッチングさ
れる。この時のエッチングによりレジスト膜１４も同時
にエッチング除去される。これはレジスト膜１４が有機
系材料で形成されているからである。尚、フォーミング
ガスとは、Ａｒ又はＮ2 にＨ2 が含まれたガスをいう。 Ｇas： Ｎ2 ／５％Ｈ2 ２０００sccm Ｐressure ： ７ｍＴorr μ波 Ｐower： １２００Ｗ 基板設置電極温度： ２５０℃
【００２３】この後、図４に示すように、下層のＳｉＯ
2 膜１１がマグネトロンエッチャーを用いて上層のＳｉ
Ｏ2 膜１３をマスクとして以下の条件でエッチングされ
る。この時、上層のＳｉＯ2 膜１３も下層のＳｉＯ2 膜
１１と同程度の厚さだけ同時にエッチングされるが、下
層のＳｉＯ2 膜１１より上層のＳｉＯ2 膜１３の方が膜
厚を厚く形成しているため、有機系低誘電率膜１２上に
ＳｉＯ2 膜１３は残される。この結果、ＳｉＯ2 膜１
１、有機系低誘電率膜１２、ＳｉＯ2 膜１３からなる層
間絶縁膜にはビアホールが形成される。 Ｇas： Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 12／150 ／200 ／5sccm Ｐressure ： ４０ｍＴorr ＲＦ Ｐower： １７００Ｗ 基板設置電極温度： ２０℃
2 膜１１がマグネトロンエッチャーを用いて上層のＳｉ
Ｏ2 膜１３をマスクとして以下の条件でエッチングされ
る。この時、上層のＳｉＯ2 膜１３も下層のＳｉＯ2 膜
１１と同程度の厚さだけ同時にエッチングされるが、下
層のＳｉＯ2 膜１１より上層のＳｉＯ2 膜１３の方が膜
厚を厚く形成しているため、有機系低誘電率膜１２上に
ＳｉＯ2 膜１３は残される。この結果、ＳｉＯ2 膜１
１、有機系低誘電率膜１２、ＳｉＯ2 膜１３からなる層
間絶縁膜にはビアホールが形成される。 Ｇas： Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 12／150 ／200 ／5sccm Ｐressure ： ４０ｍＴorr ＲＦ Ｐower： １７００Ｗ 基板設置電極温度： ２０℃
【００２４】上記第１の実施の形態によれば、有機系低
誘電率膜１２をエッチング加工するためのエッチングガ
スにフォーミングガスであるＮ2 ／５％Ｈ2 ガスを用い
ている。このようにＮ2 とＨ2 成分のエッチングガスを
用いると、このガスと有機系低誘電率膜１２との反応が
進み過ぎることがなく、ＣＨx やＣＮという形でエッチ
ング反応が進むので、図４に示すように良好な形状のビ
アホールを形成することができる。
誘電率膜１２をエッチング加工するためのエッチングガ
スにフォーミングガスであるＮ2 ／５％Ｈ2 ガスを用い
ている。このようにＮ2 とＨ2 成分のエッチングガスを
用いると、このガスと有機系低誘電率膜１２との反応が
進み過ぎることがなく、ＣＨx やＣＮという形でエッチ
ング反応が進むので、図４に示すように良好な形状のビ
アホールを形成することができる。
【００２５】すなわち、有機系の膜に通常用いられる酸
素プラズマを含むプラズマを用いて有機系低誘電率膜１
２をエッチング（Ｏ2 エッチング）すると、酸素による
燃焼反応によりエッチング反応が進み過ぎてしまい、図
６に示すように、酸素ラジカルによるアタックで有機系
低誘電率膜１２の部分が大きく等方的にエッチングされ
て、ビアホールの形状がボーイング形状になったり、部
分的に酸素活性種にアタックされて有機系低誘電率膜１
２の膜質が劣化してしまうなどのエッチング不良が生じ
ることとなる。しかし、上記のように有機系低誘電率膜
１２のエッチングガスとしてフォーミングガスを用いる
ことにより、有機系低誘電率膜１２にエッチング不良を
生じることを防止できる。
素プラズマを含むプラズマを用いて有機系低誘電率膜１
２をエッチング（Ｏ2 エッチング）すると、酸素による
燃焼反応によりエッチング反応が進み過ぎてしまい、図
６に示すように、酸素ラジカルによるアタックで有機系
低誘電率膜１２の部分が大きく等方的にエッチングされ
て、ビアホールの形状がボーイング形状になったり、部
分的に酸素活性種にアタックされて有機系低誘電率膜１
２の膜質が劣化してしまうなどのエッチング不良が生じ
ることとなる。しかし、上記のように有機系低誘電率膜
１２のエッチングガスとしてフォーミングガスを用いる
ことにより、有機系低誘電率膜１２にエッチング不良を
生じることを防止できる。
【００２６】また、有機系低誘電率膜１２のエッチング
ガスとしてフォーミングガスを用いることにより、フォ
トレジスト膜１４も同時にエッチング除去することがで
きる。このため、その後のアッシング工程（フォトレジ
スト膜１４を気相中で除去する工程）が必要でなくな
る。これは工程数を減らすことにつながり、製造コスト
の低減という効果を生む。
ガスとしてフォーミングガスを用いることにより、フォ
トレジスト膜１４も同時にエッチング除去することがで
きる。このため、その後のアッシング工程（フォトレジ
スト膜１４を気相中で除去する工程）が必要でなくな
る。これは工程数を減らすことにつながり、製造コスト
の低減という効果を生む。
【００２７】図５は、本発明の第２の実施の形態による
半導体装置の製造方法を説明する断面図である。
半導体装置の製造方法を説明する断面図である。
【００２８】先ず、第１の実施例と同様に、図１に示す
ように、図示せぬ半導体基板の上にはＡｌ配線１０が形
成され、このＡｌ配線１０の上にはＳｉＯ2 膜１１が堆
積される。この後、このＳｉＯ2 膜１１の上にはポリア
リールエーテル等の有機系低誘電率膜１２が成膜され、
この有機系低誘電率膜１２の上にはＳｉＯ2 膜１３が堆
積される。次に、このＳｉＯ2 膜１３の上にはフォトレ
ジスト膜１４が設けられ、このフォトレジスト膜１４に
はビアホール（又はコンタクトホール）を形成するため
のパターンが形成される。
ように、図示せぬ半導体基板の上にはＡｌ配線１０が形
成され、このＡｌ配線１０の上にはＳｉＯ2 膜１１が堆
積される。この後、このＳｉＯ2 膜１１の上にはポリア
リールエーテル等の有機系低誘電率膜１２が成膜され、
この有機系低誘電率膜１２の上にはＳｉＯ2 膜１３が堆
積される。次に、このＳｉＯ2 膜１３の上にはフォトレ
ジスト膜１４が設けられ、このフォトレジスト膜１４に
はビアホール（又はコンタクトホール）を形成するため
のパターンが形成される。
【００２９】次に、図２に示すように、フォトレジスト
膜１４をマスクとしてＳｉＯ2 膜１３が図示せぬマグネ
トロンエッチャーを用いて以下の条件でエッチングされ
る。 Ｇas： Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 12／150 ／200 ／5sccm Ｐressure ： ４０ｍＴorr ＲＦ Ｐower： １７００Ｗ 基板設置電極温度： ２０℃
膜１４をマスクとしてＳｉＯ2 膜１３が図示せぬマグネ
トロンエッチャーを用いて以下の条件でエッチングされ
る。 Ｇas： Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 12／150 ／200 ／5sccm Ｐressure ： ４０ｍＴorr ＲＦ Ｐower： １７００Ｗ 基板設置電極温度： ２０℃
【００３０】この後、有機系低誘電率膜１２が図示せぬ
ＥＣＲプラズマエッチャーを用いて以下のような２ステ
ップのエッチング工程によりエッチングされる。
ＥＣＲプラズマエッチャーを用いて以下のような２ステ
ップのエッチング工程によりエッチングされる。
【００３１】まず、有機系低誘電率膜１２にステップ１
のエッチング工程を施す。すなわち、図５に示すよう
に、上層のＳｉＯ2 膜１３をマスクとして、有機系低誘
電率膜１２が以下の条件でＯ2 ／Ｎ2 ガスによりエッチ
ングされる。この時のエッチングは、有機系低誘電率膜
１２が下層のＳｉＯ2 膜１１に接触する接触面に達する
直前に終了させる。つまり、ＳｉＯ2 膜１１が露出する
までエッチングするのではなく、有機系低誘電率膜１２
を少し残したところでＳＴＥＰ１のエッチングは終了さ
せる。 Ｇas： Ｏ2 ／Ｎ2 ２０００／１００sccm Ｐressure ： ７ｍＴｏｒｒ μ波 Ｐｏｗｅｒ： １２００Ｗ 基板設置電極温度： ２５０℃
のエッチング工程を施す。すなわち、図５に示すよう
に、上層のＳｉＯ2 膜１３をマスクとして、有機系低誘
電率膜１２が以下の条件でＯ2 ／Ｎ2 ガスによりエッチ
ングされる。この時のエッチングは、有機系低誘電率膜
１２が下層のＳｉＯ2 膜１１に接触する接触面に達する
直前に終了させる。つまり、ＳｉＯ2 膜１１が露出する
までエッチングするのではなく、有機系低誘電率膜１２
を少し残したところでＳＴＥＰ１のエッチングは終了さ
せる。 Ｇas： Ｏ2 ／Ｎ2 ２０００／１００sccm Ｐressure ： ７ｍＴｏｒｒ μ波 Ｐｏｗｅｒ： １２００Ｗ 基板設置電極温度： ２５０℃
【００３２】次に、有機系低誘電率膜１２にステップ２
のエッチング工程を施す。すなわち、図５に示すような
有機系低誘電率膜１２のエッチングのエンドポイント直
前の状態でエッチング条件を以下のものに切り替えて、
有機系低誘電率膜１２がオーバーエッチングされるまで
フォーミングガスによりエッチングを行う。その結果、
有機系低誘電率膜１２が図３に示すようにエッチングさ
れる。 Ｇas： Ｎ2 ／５％Ｈ2 ２０００sccm Ｐressure ： ７ｍＴorr μ波 Ｐower： １２００Ｗ 基板設置電極温度： ２５０℃
のエッチング工程を施す。すなわち、図５に示すような
有機系低誘電率膜１２のエッチングのエンドポイント直
前の状態でエッチング条件を以下のものに切り替えて、
有機系低誘電率膜１２がオーバーエッチングされるまで
フォーミングガスによりエッチングを行う。その結果、
有機系低誘電率膜１２が図３に示すようにエッチングさ
れる。 Ｇas： Ｎ2 ／５％Ｈ2 ２０００sccm Ｐressure ： ７ｍＴorr μ波 Ｐower： １２００Ｗ 基板設置電極温度： ２５０℃
【００３３】この後は、第１の実施の形態と同様に、図
４に示すように、下層のＳｉＯ2 膜１１がマグネトロン
エッチャーを用いて以下の条件でエッチングされる。こ
の結果、ＳｉＯ2 膜１１、有機系低誘電率膜１２、Ｓｉ
Ｏ2 膜１３からなる層間絶縁膜にはビアホール（又はコ
ンタクトホール）が形成される。 Ｇas： Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 12／150 ／200 ／5sccm Ｐressure ： ４０ｍＴorr ＲＦ Ｐower： １１００Ｗ 基板設置電極温度： ２０℃
４に示すように、下層のＳｉＯ2 膜１１がマグネトロン
エッチャーを用いて以下の条件でエッチングされる。こ
の結果、ＳｉＯ2 膜１１、有機系低誘電率膜１２、Ｓｉ
Ｏ2 膜１３からなる層間絶縁膜にはビアホール（又はコ
ンタクトホール）が形成される。 Ｇas： Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 12／150 ／200 ／5sccm Ｐressure ： ４０ｍＴorr ＲＦ Ｐower： １１００Ｗ 基板設置電極温度： ２０℃
【００３４】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００３５】また、有機系低誘電率膜１２のエッチング
工程を２ステップ化し、ステップ１で有機系の膜に通常
用いられるＯ2 エッチングを行い、ステップ２で有機系
低誘電率膜１２の残りの部分のエッチングとオーバーエ
ッチングをフォーミングガスにより行っている。このた
め、有機系低誘電率膜１２のエッチングの際のスループ
ットの低下を防ぐことができる。
工程を２ステップ化し、ステップ１で有機系の膜に通常
用いられるＯ2 エッチングを行い、ステップ２で有機系
低誘電率膜１２の残りの部分のエッチングとオーバーエ
ッチングをフォーミングガスにより行っている。このた
め、有機系低誘電率膜１２のエッチングの際のスループ
ットの低下を防ぐことができる。
【００３６】すなわち、有機系低誘電率膜１２をフォー
ミングガスによりエッチングすると、ボーイング形状等
のエッチング不良の発生は防止できるが、フォーミング
ガスプロセスはＯ2 エッチングに比べて反応性が低い
分、エッチングレートが遅いので、スループットが低下
してしまう。具体的には、同じ量の有機系低誘電率膜１
２をエッチングするのに、フォーミングガスエッチング
ではＯ2 エッチングの５倍以上の時間を必要とする。し
かし、上記のように２ステップ化し、ステップ１でＯ2
エッチングにより有機系低誘電率膜１２のエッチングの
エンドポイント直前までを短時間でエッチングし、ステ
ップ２で残りの部分をフォーミングガスによりエッチン
グすることにより、有機系低誘電率膜１２のエッチング
処理時間を第１の実施の形態の場合と比較して１／４以
下に短縮することができる。したがって、高スループッ
トで且つボーイング形状ではない良好な形状のビアホー
ル又はコンタクトホール（接続孔）を形成することがで
きる。
ミングガスによりエッチングすると、ボーイング形状等
のエッチング不良の発生は防止できるが、フォーミング
ガスプロセスはＯ2 エッチングに比べて反応性が低い
分、エッチングレートが遅いので、スループットが低下
してしまう。具体的には、同じ量の有機系低誘電率膜１
２をエッチングするのに、フォーミングガスエッチング
ではＯ2 エッチングの５倍以上の時間を必要とする。し
かし、上記のように２ステップ化し、ステップ１でＯ2
エッチングにより有機系低誘電率膜１２のエッチングの
エンドポイント直前までを短時間でエッチングし、ステ
ップ２で残りの部分をフォーミングガスによりエッチン
グすることにより、有機系低誘電率膜１２のエッチング
処理時間を第１の実施の形態の場合と比較して１／４以
下に短縮することができる。したがって、高スループッ
トで且つボーイング形状ではない良好な形状のビアホー
ル又はコンタクトホール（接続孔）を形成することがで
きる。
【００３７】尚、有機系低誘電率膜１２のオーバーエッ
チングの際に等方的なエッチングがされてボーイング形
状が生じると考えられるので、ステップ１でエッチング
エンドポイントの直前までのエッチングにＯ2 エッチン
グを用いても接続孔にボーイング形状を生じることはな
い。
チングの際に等方的なエッチングがされてボーイング形
状が生じると考えられるので、ステップ１でエッチング
エンドポイントの直前までのエッチングにＯ2 エッチン
グを用いても接続孔にボーイング形状を生じることはな
い。
【００３８】また、上記第１及び第２の実施の形態で
は、Ａｌ配線１０上に、上層がＳｉＯ2 膜１１、中層が
有機系低誘電率膜１２、下層がＳｉＯ2 膜１３からなる
積層構造を有する層間絶縁膜を形成しているが、Ａｌ配
線１０上に有機系低誘電率膜のみからなる層間絶縁膜を
形成することも可能であり、さらに、Ａｌ配線１０上に
有機系低誘電率膜とその他の絶縁膜とを適宜組み合わせ
た積層構造を有する層間絶縁膜を形成することも可能で
ある。
は、Ａｌ配線１０上に、上層がＳｉＯ2 膜１１、中層が
有機系低誘電率膜１２、下層がＳｉＯ2 膜１３からなる
積層構造を有する層間絶縁膜を形成しているが、Ａｌ配
線１０上に有機系低誘電率膜のみからなる層間絶縁膜を
形成することも可能であり、さらに、Ａｌ配線１０上に
有機系低誘電率膜とその他の絶縁膜とを適宜組み合わせ
た積層構造を有する層間絶縁膜を形成することも可能で
ある。
【００３９】また、有機系低誘電率膜１２を含む層間絶
縁膜にビアホール又はコンタクトホール（接続孔）を形
成することに本発明を用いているが、これに限られず、
有機系低誘電率膜１２を含む層間絶縁膜をエッチング加
工する工程であれば本発明を用いることが可能である。
例えば、有機系低誘電率膜１２を含む層間絶縁膜に溝配
線用の溝を形成することに本発明を用いることも可能で
ある。
縁膜にビアホール又はコンタクトホール（接続孔）を形
成することに本発明を用いているが、これに限られず、
有機系低誘電率膜１２を含む層間絶縁膜をエッチング加
工する工程であれば本発明を用いることが可能である。
例えば、有機系低誘電率膜１２を含む層間絶縁膜に溝配
線用の溝を形成することに本発明を用いることも可能で
ある。
【００４０】また、上述したエッチング装置、エッチン
グ条件等は一例であるので、本発明の主旨を逸脱しない
範囲において適宜変更することも可能である。
グ条件等は一例であるので、本発明の主旨を逸脱しない
範囲において適宜変更することも可能である。
【００４１】また、上記有機系低誘電率膜１２をフォー
ミングガスを用いてエッチングする際、基板設置電極温
度を２５０℃としているが、２５０℃以下の温度であれ
ば他の温度に適宜変更することも可能である。
ミングガスを用いてエッチングする際、基板設置電極温
度を２５０℃としているが、２５０℃以下の温度であれ
ば他の温度に適宜変更することも可能である。
【００４２】また、上記有機系低誘電率膜１２をフォー
ミングガスを用いてエッチングする際、Ｈ2 濃度５％の
フォーミングガスを用いているが、Ｈ2 濃度が５％以上
であれば他のＨ2 濃度に適宜変更することも可能であ
る。
ミングガスを用いてエッチングする際、Ｈ2 濃度５％の
フォーミングガスを用いているが、Ｈ2 濃度が５％以上
であれば他のＨ2 濃度に適宜変更することも可能であ
る。
【００４３】
【発明の効果】以上説明したように本発明によれば、有
機系低誘電率膜をフォーミングガスを用いてエッチング
している。したがって、層間膜として有機系低誘電率膜
を用いた場合、この層間膜におけるエッチング不良を防
止できる半導体装置の製造方法を提供することができ
る。
機系低誘電率膜をフォーミングガスを用いてエッチング
している。したがって、層間膜として有機系低誘電率膜
を用いた場合、この層間膜におけるエッチング不良を防
止できる半導体装置の製造方法を提供することができ
る。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を説明するものであり、図１の次の工程を示す
断面図である。
製造方法を説明するものであり、図１の次の工程を示す
断面図である。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法を説明するものであり、図２の次の工程を示す
断面図である。
製造方法を説明するものであり、図２の次の工程を示す
断面図である。
【図４】本発明の第１の実施の形態による半導体装置の
製造方法を説明するものであり、図３の次の工程を示す
断面図である。
製造方法を説明するものであり、図３の次の工程を示す
断面図である。
【図５】本発明の第２の実施の形態による半導体装置の
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図６】有機系低誘電率膜をＯ2 エッチングした場合、
有機系低誘電率膜にボーイング形状等のエッチング不良
が生じることを示す断面図である。
有機系低誘電率膜にボーイング形状等のエッチング不良
が生じることを示す断面図である。
１０…Ａｌ配線、１１…ＳｉＯ2 膜、１２…有機系低誘
電率膜（ポリアリールエーテル）、１３…ＳｉＯ2 膜、
１４…フォトレジスト膜。
電率膜（ポリアリールエーテル）、１３…ＳｉＯ2 膜、
１４…フォトレジスト膜。
Claims (10)
- 【請求項１】 半導体基板の上方に少なくとも有機系低
誘電率膜を含む層間膜を形成する工程と、 この有機系低誘電率膜をフォーミングガスを用いてエッ
チングすることにより、該有機系低誘電率膜に接続孔の
少なくとも一部又は溝の少なくとも一部を形成する工程
と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の上方に少なくとも有機系低
誘電率膜を含む層間膜を形成する工程と、 この有機系低誘電率膜の一部をＯ2 系のガスを用いてエ
ッチングし、該有機系低誘電率膜の残りの部分をフォー
ミングガスを用いてエッチングすることにより、該有機
系低誘電率膜に接続孔の少なくとも一部又は溝の少なく
とも一部を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板の上方に少なくとも有機系低
誘電率膜を含む層間膜を形成する工程と、 この有機系低誘電率膜のエッチングを終点直前までＯ2
系のガスを用いて行い、該有機系低誘電率膜の残りの部
分のオーバーエッチングをフォーミングガスを用いて行
うことにより、該有機系低誘電率膜に接続孔の少なくと
も一部又は溝の少なくとも一部を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項４】 上記層間膜が少なくともＳｉＯ2 膜と有
機系低誘電率膜とを含む積層構造膜であることを特徴と
する請求項１〜３のうちのいずれか１項記載の半導体装
置の製造方法。 - 【請求項５】 半導体基板の上方に有機系低誘電率膜を
形成する工程と、 この有機系低誘電率膜の上にＳｉＯ2 膜を形成する工程
と、 このＳｉＯ2 膜をマスクとして該有機系低誘電率膜をフ
ォーミングガスを用いてエッチングすることにより、該
ＳｉＯ2 膜及び該有機系低誘電率膜に接続孔の少なくと
も一部又は溝の少なくとも一部を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板の上方に第１のＳｉＯ2 膜を
形成する工程と、 この第１のＳｉＯ2 膜の上に有機系低誘電率膜を形成す
る工程と、 この有機系低誘電率膜の上に第２のＳｉＯ2 膜を形成す
る工程と、 この第２のＳｉＯ2 膜をエッチングする工程と、 該第２のＳｉＯ2 膜をマスクとして該有機系低誘電率膜
をフォーミングガスを用いてエッチングする工程と、 該第２のＳｉＯ2 膜をマスクとして該第１のＳｉＯ2 膜
をエッチングすることにより、該第１、第２のＳｉＯ2
膜及び該有機系低誘電率膜に接続孔の少なくとも一部又
は溝の少なくとも一部を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板の上方に第１のＳｉＯ2 膜を
形成する工程と、 この第１のＳｉＯ2 膜の上に有機系低誘電率膜を形成す
る工程と、 この有機系低誘電率膜の上に第２のＳｉＯ2 膜を形成す
る工程と、 この第２のＳｉＯ2 膜をエッチングする工程と、 該第２のＳｉＯ2 膜をマスクとして該有機系低誘電率膜
の一部をＯ2 系のガスを用いてエッチングし、該有機系
低誘電率膜の残りの部分をフォーミングガスを用いてエ
ッチングする工程と、 該第２のＳｉＯ2 膜をマスクとして該第１のＳｉＯ2 膜
をエッチングすることにより、該第１、第２のＳｉＯ2
膜及び該有機系低誘電率膜に接続孔の少なくとも一部又
は溝の少なくとも一部を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項８】 上記第２のＳｉＯ2 膜が該第１のＳｉＯ
2 膜の厚さより厚く形成されることを特徴とする請求項
６又は７記載の半導体装置の製造方法。 - 【請求項９】 半導体基板の上方に有機系低誘電率膜を
形成する工程と、 この有機系低誘電率膜の上にＳｉＯ2 膜を形成する工程
と、 このＳｉＯ2 膜の上にフォトレジスト膜を設け、このフ
ォトレジスト膜をマスクとして該ＳｉＯ2 膜をエッチン
グする工程と、 該ＳｉＯ2 膜をマスクとしてフォーミングガスを用いて
該有機系低誘電率膜をエッチングするとともに該フォト
レジスト膜をエッチングすることにより、該ＳｉＯ2 膜
及び該有機系低誘電率膜に接続孔の少なくとも一部又は
溝の少なくとも一部を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１０】 上記有機系低誘電率膜をフォーミング
ガスを用いてエッチングする場合、２５０℃以下の温度
でＨ2 濃度５％以上のフォーミングガスを用いることを
特徴とする請求項１〜３、５〜７又は９のうちのいずれ
か１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22940397A JP3959790B2 (ja) | 1997-08-26 | 1997-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22940397A JP3959790B2 (ja) | 1997-08-26 | 1997-08-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167909A true JPH1167909A (ja) | 1999-03-09 |
| JP3959790B2 JP3959790B2 (ja) | 2007-08-15 |
Family
ID=16891671
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22940397A Expired - Fee Related JP3959790B2 (ja) | 1997-08-26 | 1997-08-26 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3959790B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203194A (ja) * | 1999-09-02 | 2001-07-27 | Applied Materials Inc | 低κ誘電体に対する損傷を最小にする金属プラグの事前清浄化方法 |
| JP2002543613A (ja) * | 1999-05-05 | 2002-12-17 | ラム・リサーチ・コーポレーション | 低容量の誘電体層をエッチングするための技術 |
| US7419902B2 (en) | 1999-06-24 | 2008-09-02 | Renesas Technology Corp. | Method of manufacture of semiconductor integrated circuit |
| US7488687B2 (en) | 2006-09-12 | 2009-02-10 | Samsung Electronics Co., Ltd. | Methods of forming electrical interconnect structures using polymer residues to increase etching selectivity through dielectric layers |
| JP2010050477A (ja) * | 1997-10-22 | 2010-03-04 | Imec | 有機化合物含有絶縁層の異方性エッチング |
| JP2016154191A (ja) * | 2015-02-20 | 2016-08-25 | キヤノン株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-08-26 JP JP22940397A patent/JP3959790B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010050477A (ja) * | 1997-10-22 | 2010-03-04 | Imec | 有機化合物含有絶縁層の異方性エッチング |
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| JP4657458B2 (ja) * | 1999-05-05 | 2011-03-23 | ラム リサーチ コーポレーション | 低容量の誘電体層をエッチングするための技術 |
| US7419902B2 (en) | 1999-06-24 | 2008-09-02 | Renesas Technology Corp. | Method of manufacture of semiconductor integrated circuit |
| US7737023B2 (en) | 1999-06-24 | 2010-06-15 | Renesas Technology Corporation | Method of manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device |
| JP2001203194A (ja) * | 1999-09-02 | 2001-07-27 | Applied Materials Inc | 低κ誘電体に対する損傷を最小にする金属プラグの事前清浄化方法 |
| US7488687B2 (en) | 2006-09-12 | 2009-02-10 | Samsung Electronics Co., Ltd. | Methods of forming electrical interconnect structures using polymer residues to increase etching selectivity through dielectric layers |
| JP2016154191A (ja) * | 2015-02-20 | 2016-08-25 | キヤノン株式会社 | 半導体装置の製造方法 |
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