KR0155801B1 - 반도체 장치 다층배선 형성방법 - Google Patents

반도체 장치 다층배선 형성방법 Download PDF

Info

Publication number
KR0155801B1
KR0155801B1 KR1019950003254A KR19950003254A KR0155801B1 KR 0155801 B1 KR0155801 B1 KR 0155801B1 KR 1019950003254 A KR1019950003254 A KR 1019950003254A KR 19950003254 A KR19950003254 A KR 19950003254A KR 0155801 B1 KR0155801 B1 KR 0155801B1
Authority
KR
South Korea
Prior art keywords
etching
conductive layer
forming
photoresist pattern
insulating layer
Prior art date
Application number
KR1019950003254A
Other languages
English (en)
Other versions
KR960032681A (ko
Inventor
김재우
김진홍
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950003254A priority Critical patent/KR0155801B1/ko
Publication of KR960032681A publication Critical patent/KR960032681A/ko
Application granted granted Critical
Publication of KR0155801B1 publication Critical patent/KR0155801B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/42Stripping or agents therefor
    • G03F7/427Stripping or agents therefor using plasma means only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치의 다중 배선 형성 방법이 개시되어 있다. 반도체 기판 상에 알루미늄을 함유하는 제1 도전층 및 절연층을 차례로 형성하고, 상기 절연층 상에 개구부가 형성될 부분을 한정하는 포토 레지스트 패턴을 형성한 다음, 상기 포토 레지스트 패턴을 식각 마스크로 사용하고 산소가 제1 비율로 주입된 식각 가스를 이용하여 상기 절연층을 건식 식각하여 상기 제1 도전층을 노출시키는 비아홀을 형성한다. 이어서, 상기 포토 레지스트 패턴을 식각 마스크로 사용하고 산소가 제2 비율로 주입된 식각 가스를 이용하여 상기 제1 도전층의 노출을 보장하기 위해 상기 결과물에 대한 오버-에칭(over-etching)을 진행하고, 상기 포토 레지스트 패턴을 제거한 다음, 상기 결과물 상에 제2 도전층을 형성한다. 본 발명에 의하면, 비아 홀 형성시 발생하는 폴리머나 비휘발성 부산물 등의 부산물들을 완전히 제거할 수 있다. 따라서, 반도체 장치의 수율과 신뢰성을 향상시킬 수 있다.

Description

반도체 장치 다층 배선 형성 방법
제1도(a) 내지 제1도(e)는 Al을 함유하는 물질로 이루어진 제1 도전층 상에 비아 홀을 형성하는 종래의 공정을 도시한 공정 순서도.
제2도(a) 내지 제2도(e)는 본 발명에 따른 반도체 장치의 다층 배선 형성 방법의 일 실시 예를 나타내는 공정 순서도.
제3도(a) 내지 제3도(c)는 종래의 공정으로 비아 홀을 형성한 다음 그 평면을 촬영한 SEM 사진.
제4도(a) 내지 제4도(c)는 본 발명의 일 실시 예에 의한 공정으로 비아 홀을 형성한 다음 그 평면을 촬영한 SEM 사진.
본 발명은 반도체 장치의 다층 배선 형성 방법에 관한 것으로, 특히 Al을 함휴하는 물질로 이루어진 도전층 상에 형성된 절연층에 비아 홀(via hole)을 형성하는 방법에 관한 것이다.
반도체 장치의 배선 방법은 반도체 장치의 속도, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 제조 공정 중 가장 중요한 위치를 점유하고 있다. 한편, 반도체 장치가 고집적화되고 그 내부 회로가 복잡해 짐에 따라 반도체 장치는 단일 금속 배선에서 다층 금속 배선을 필료로 하게 되었다. 일반적으로, 다층 구조로 금속 배선을 형성할 경우, 상하 도전층을 현결하기 위하여 상하 도전층 사이의 절연층에 비아 홀(Via hole)을 형성하여 하부 도전층과 상부 도전층을 연결한다.
제1도(a) 내지 제1도(e)는 Al을 함유하는 물질로 이루어진 제1 도전층 상에 비아 홀을 형성하는 종래의 공정을 도시한 공정 순서도이다.
제1도(a)를 참조하면, 반도체 기판 상에 Al을 함유한 도전성 물질, 예컨대 Al이나 Al 합금 등을 증착하여 제1 도전층(12)을 형성한 후, 상기 제1 도전층(12) 상에, 예컨대 TiN과 같은 고융점 금속을 도포하여 캐핑층(capping layer, 14)을 형성한다. 다음에 상기 캐핑층(14) 상에 예컨대 SiO2와 같은 절연 물질을 도포하여 상하부 도전 층을 절연시키기 위한 절연층(16)을 형성한다. 이어서, 상기 절연층(16) 상에 포토 레지스트를 도포하여 포토 레지스트층(도시되지 않음)을 형성한 후 통상적인 사진 식각 공정을 이용하여 상기 포토 레지스트 층을 패터닝함으로써 비아 홀이 형성될 부분을 한정하는 포토 레지스트 패턴(18)을 형성한다.
제1도(b)를 참조하면, 상기 포토 레지스트 패턴(18)을 식각 마스크로 사용하고, 상기 절연층(12) 상부의 일부 두께를 습식 식각하여, 비아 홀의 상부의 직경을 하부의 직경보다 크게 형성시킨다.
제1도(c)를 참조하면, 상기 포토 레지스트 패턴(18)을 식각 마스크로 사용하고 상기 절연층을, 예컨대 RIE(Reactive Ion Etching) 방법에 의해 건식 식각하여 비아 홀의 하부를 형성한 후, 상기 제1 도전층(12)이 완전히 노출되는 것을 보장하기 위하여 상기 결과물을 오버-에칭(over-etching)한다.
여기에서, 상기 오버-에칭은, 반도체 방치의 다층 배선 형성시 하부 도전층 토포그래피(Topography)에 따라 그 위에 형성된 절연층의 두께가 부위 별로 차이를 갖게 되므로 절연층이 구껍게 형성된 부위에서도 하부 도전층과 상부 도전층의 연결을 보장하기 위해서 실시 한다.
한편, 통상적으로 상기 건식 식각 공정은 플루오르-카본(Fluoro-carbon)계 가스, 예컨대 CF4또는 CHF3와 산소 가스(O2)를 혼합하여 진행한다. 이 때, 상기 비아 홀의 하부를 형성하기 위한 건식 식각 공정을 진행하는 동안 상기 가스들이 반응하여 카본계의 폴리머, 예컨대 CFx(x=2,3,4)가 다량으로 발생하여 상기 비아 홀의 측벽에 카본계 폴리머 층(20)을 형성한다. 또한, 오버-에칭이 진행되는 동안에는 상기 제1 도전층에 함유되어 있는 Al 입자의 스퍼터링에 의해 ALF3와 같은 비휘발성 부산물이 다량으로 발생되어 상기 카본계 폴리머 층이 형성되어 있는 비아 홀의 측벽에 비휘발성 부산물 층(22)을 형성하게 된다.
제1도(d)를 참조하면, 포토 레지스트 패턴(18)을 제거한 후, O2플라즈마를 이용한 에슁(Ashing)과 화학 용액을 사용한 스트립(Strip) 고정을 수행한다. 여기에서, 상기 비휘발성 부산물이 완전히 제거되지 않고 상기 비아 홀의 측벽에 고차되어 있다. 미설명 도면 부호 23은 제거되지 않은 비휘발성 부산물을 나타낸다.
제1도(e)를 참조하면, 상기 결과물 상에 도전 물질을 증착하여 제2 도전층(24)을 형성한다.
한 편, 상술한 바와 같이 비아 홀의 식각시에는 CF4나 CHF3등과 같은 플루오르 카본(Fluoro carbon)계 가스를 이용한다. 이들 가스들은 절연층의 식각시에 상호 반응하여 CFx(x=2,3,4)와 같은 구조식을 갖는 폴리머(Polymer)를 발생시키며, 특히 오버-에칭 시에 노출되는 제1 도전층 표면의 활성화된 Al과 반응하여 ALF3와 같은 비휘발성 부산물을 발생시킨다. 이러한 비휘발성 부산물의 생성량은 오버-에칭량이 증가함에 따라 증가한다. 절연층의 식각 과정에서 발생하는 플루오르 카본계의 폴리머는 후속 공정에서 용이하게 제거되지만, Al과 반응하여 생성된 비휘발성 부산물은 후속 공정인 에슁과 스트립 공정에서도 완전히 제거되지 않고 비아 홀 내의 도전층 표면에 고착되어 남아 있게 되므로, 후속의 배선 공정에서 전기적 접속을 방해하여 반도체 장치의 불량률을 높히고 신뢰성을 저하시킨다.
따라서, 본 발명의 목적은 식각 과정에서 발생하는 몰리머나 비휘발성 부산물 등의 부산물들의 완전히 제거하여 신뢰성 있는 반도체 장치의 다층 배선 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
반도체 기판 상에 알루미늄을 함유하는 제1 도전층 및 절연층을 차례로 형성하는 단계;
상기 절연층 상에 개구부가 형성될 부분을 한정하는 포토레지스트 패턴을 형성하는 단계;
상기 포토 레지스트 패턴을 식각 마스크로 사용하고 산소가 제1 비율로 주입된 식각 가스를 이용하여 상기 절연층을 건식 식각하여 상기 제1 도전층을 노출시키는 비아 홀을 형성하는 단계;
상기 포토레지스트 패턴을 식각마스크로 사용하고 산소가 제2 비율로 주입된 식각가스를 이용하여 상기 제1 도전층의 노출을 보장하기 위해 상기 결과물에 대한 오버-에칭(over-etching)을 진행하는 단계;
상기 포토 레지스트 패턴을 제거하는 단계; 및
상기 결과물 상에 제2 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 다층 배선 형성 방법을 제공한다.
본 발명의 바람직한 실시 예에 의하면, 상기 산소의 제1 비율을 전체 주입 가스 중 산소의 함량이 26~33%, 산소의 제2 비율을 전체 주입 가스 중 산소의 함량이 9~20%이다.
한편, 상기 건식 식각시 식각용 가스로 플루오르 카본(fluoro-carbon)계 가스, 산소, 및 비활성 가스를 사용하며, 상기 플루오르 카본계 가스는 CF4, CHF3등을 사용하고, 상기 비활성 가스는 He, Ar을 사용한다.
본 발명의 구체적인 실시 예에 의하면, 상기 제1 도전층 형성 단계 이후에, 상기 제1 도전층 상에 절연층에 대한 식각 선택비가 큰 물질로 캐핑층을 형성하는 단계를 더 구비하고, 상기 비아 홀을 형서하기 위한 건식 식각 단계 전에, 상기 절연 층의 상부 일부를 습식 식각하는 단계를 더 구비하며, 상기 포토 레지스트 패턴을 제거하는 단계 후 산소 플라즈마 에슁(ashing) 단계 및 유기 스트립 단계를 더 구비한다.
본 발명에 따른 방도체 장치의 다층 배선 형성 방법에 의하면, 비아 홀 형성시 발생하는 폴리머나 불 휘발성 부산물 등의 부산물들을 완전히 제거할 수 있기 때문에 반도체 장치의 수율과 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 실시 예를 구체적으로 설명하기로 한다.
제2도(a) 내지 제2도(e)는 본 발명에 따른 반도체 장치의 다층 배선 형성 방법의 일 실시 예를 나타내는 공정 순서도이다. 계속되는 도면에 있어서, 상기 제1도(a) 내지 제1도(e)에서와 동일한 참조 부호는 동일한 물질을 나타낸다.
제2도(a)를 참조하면, 반도체 기판(10) 상에, 예컨대 스터터링 방법이나 CVD(Chemical Vapour Deposition)방법을 사용하여 Al을 함유한 도전 물질을 증착시켜 제1 도전층(12)을 형성한다. 여기서 상기 도전층(12)을 구성하는 도전 물질은 순수 Al 이나 Al-Si-Cu 합금과 같은 Al 합금을 사용한다.
이어서, 상기 제1 도전층(12) 상에, 예컨대 PECVD(Plasma Enhanced Chemical Vapour Deposition) 방법에 의해 산화 실리콘이나 질화 실리콘과 같은 절연 물질을 증착하여 절연층(16)을 형성한다. 절연층(16)이 형성된 상기 결과물 상에 포토 레지스트 막을 형성한 후, 통상적인 사진 식각 공정에 의해 상기 포토 레지스트 막을 패터닝하여 비아 홀과 같은 개구부가 형성될 부분을 한정하는 포토 레지스트 패턴(18)을 형성한다.
이 때, 필요에 따라서 상기 제1 도전층(12) 상에, 예컨대 TiN을 증착하여 캐핑층(capping layer, 14)을 형성할 수도 있다. 이와 같은 캐핑층(14)은 일반적으로 도전층을 패터닝하기 위한 리소그래피 고정에서의 반사 방지 효과에 의해 해상도를 향사시키기 위해 형성한다.
제2도(b)를 참조하면, 상기 포토 레지스트 패턴(18)을 식각 마스크로 사용하며, 예컨대 HF 혹은 BOE(Buffered Oxide Echant)를 사용한 통산의 습식 식각 공정을 수행하여, 상기 절연층(16)을 일정 두께까지 동방성 식각함으로써, 비아 홀의 상부를 형성한다. 이로 인해 비아 홀의 상부의 직경이 하부의 직경보다 크게 형성되는데, 이는 반도체 장치가 고집적화 되어감에 따라 발생되는 문제점, 예컨대 비아 홀의 사이즈가 작아지고 비아 홀의 어스펙트 비(Aspect ratio)가 증가하여 비아 홀 매몰시 단차 도포성(Step Coverage)이 나빠지고 보이드(Void)가 형성되는 등의 문제점을 해결하기 위해서이다.
제2도(c)를 참조하면, 상기 포토 레지스트 패턴(18)을 식각 마스크로 사용하고 상기 절연층을, 예컨대 RIE(Reactive Ion Etching)방법에 의해 건식 식각하여 비아 홀의 하부를 형성한 후, 상기 제1 도전층(12)이 와전히 노출되는 것을 보장하기 위하여 상기 결과물을 오버-에칭(over-etching)한다.
여기에서, 본 발명의 바람직한 실시예에 의한 비아 홀의 하부를 형성하기 위한 상기 건식 식각은, 예를 들어 상기 절연층916)이 산화 실리콘으로 이루어진 경우에, 전체 가스 량에 대한 O2의 가스 비율(Gas Ratio)을, 예컨대 26~33 V%(부피%)로 증가시킨 혼합 가스를 사용한다. 산소 주입량이 증가함에 따라 산소(O2)와 카본(C)의 반응이 활성화되고 CO 또는 CO2와 같은 휘발성 부산물이 생성된다. 이는 카본계 폴리머를 형성할 카본기의 양을 감소시키고, 플로 라인기의 양을 증가시킨다. 이에 따라, 카본계 폴리머의 발생량이 감소한다.
또한, 상기 오버-에칭시에는 전체 가스량에 대한 O2의 가스 비율을, 예컨대 9~20 V%(부피%)로 감소시킨 혼합 가스를 사용한다. 이로써 CO 또는 CO2와 같은 휘발성 부산물은 거의 생성되지 않고 카본계 폴리머를 형성할 카본기의 양이 증가된다. 이에 따라, 프로라인기의 대부분은 카본계 폴리머(CFx) 형성에 사용되고, 알루미늄 입자와 결합할 수 있는 프로 라인기는 감소하여 비휘발성 부산물의 생성이 감소된다.
제2도(c)에서, 참조번호 20은 주로 절연층 식각 과정에서 발생하는 카본계 폴리머로 이루어진 부산물을 나타내고, 참조번호 22는 주로 오버에칭 공정시에 발생하는 비휘발성 부산물을 나타낸다. 카본계 폴리머 발생량이 증가되고 비휘발성 부산물 발생량이 감소되었음을 알수 있다.
한 편, 상기 오버-에칭 시 절연층(16)에 대한 상기 캐핑층(14)의 식각 선택비가 큰 것이 바람직하다. 본 발명의 바람직한 실시 예에 의하면, 상기 캐핑층(14)으로 TiN 막을 사용함으로써, 상기 절연층에 대한 식각 선택비는 약 10:1 정도로 유지되고, 2000~15000Å의 두께까지 식각 마진을 확보할 수 있다.
제2도(d)를 참조하면, 포토 레지스트 패턴(18)을 제거한 후, O2플라즈마를 이용한 에슁(Ashing)과 화학 용액을 사용한 스트립(Strip) 공정을 수행함으로써 비아 홀 형성 도중 발생된 몰리머나 비휘발성 부산물들을 완전히 제거한다.
제2도(e)를 참조하면, 상기 결과물 상에, 예컨대 Al과 같은 도전 물질을 증착하여 제2 도전층(24)을 형성한다. 비아홀 형성 도중 발생된 부산물들이 완전히 제거되어 배선의 신뢰성을 확보할 수 있다.
제3도(a) 대지 제3도(c)는 종래의 공정으로 비아홀을 형성한 다음 그 평면을 촬영한 SEM 사진이고, 제4도(a) 내지 제4도(c)는 본 발명의 일 실시 예에 의한 공정으로 비아 홀을 형성한 다음 그 평면을 촬영한 SEM 사진이다.
제3도(a) 내지 제4도(c)를 참조하면, 종래 공정에 의해 형성된 비아홀(제3도(a) 내지 제3동(c))의 내부에는 측벽에 비휘발성 부산물이 제거되지 않고 남아있는 것을 볼 수 있으며, 본 발명에 의해 형성된 비아 홀(제4도(a) 내지 제4도(c))에는 비휘발성 부산물이 생성되어 있지 않음을 볼 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 다층 배선 형성 방법에 의하면, 비아 홀 형성시 발생하는 폴리머나 비휘발성 부산물 등의 부산물들을 와전히 제거할 수 있어서 반도체 자이의 수율과 신뢰성을 향상시킬 수 있다.
본 발명은 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (7)

  1. 반도체 기판 상에 알루미늄을 함유하는 제1 도전층 및 절연층을 차례로 형성하는 단계; 상기 절연층 상에 개구부가 형성될 부분을 한정하는 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 식각 마스크로 사용하고 산소를 함유하는 제1 식각 가스를 사용하여 상기 절연층을 건식 식각하여 상기 제1 도전층을 노출시키는 비아 홀을 형성하는 단계; 상기 포토 레지스트 패턴을 식각 마스크로 사용하고 산소를 함유하는 제2 식각 가스를 이용하여 상기 제1 도전층의 노출을 보장하기 위해 상기 결과물에 대한 오버-에칭(over etching)을 진행하는 단계; 상기 포토 레지스트 패턴을 제거하는 단계; 및 상기 결과물 상에 제2 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 다층 배선 형성 방법.
  2. 제1항에 있어서, 상기 제1 식각 가스의 산소 함유량은 26~33 V%(부피%)이고, 상기 제2 식각 가스의 산소 함유량은 9~20 V%(부피%)인 것을 특징으로 하는 반도체 장치 다층 배선 형성 방법.
  3. 제1항에 있어서, 상기 건식 식각시 식각용 가스로 플루오르 카본(fluoro-carbon)계 가스, 산소, 및 비활성 가스를 사용하는 것을 특징으로 하는 반도체 장치 다중 배선 형성 방법.
  4. 제3항에 있어서, 상기 플루오르 카본계 가스는 CF4, CHF3등을 사용하고, 상기 비활성 가스는 He, Ar을 사용하는 것을 특징으로 하는 반도체 장치 다층 배선 형성 방법.
  5. 제1항에 있어서, 상기 제1 도전층 형성 단계 이후에, 상기 제1 도전층 상에 캐핑층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 다층 배선 형성 방법.
  6. 제1항에 있어서, 상기 비아 홀을 형성하기 위한 건식 식각 단계 전에, 상기 절연층의 상부 일부를 습식 식각하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 다층 배선 형성 방법.
  7. 제1항에 있어서, 상기 포토 레지스트 패턴을 제거하는 단계 후 산소 플라즈마 에슁(ashing) 단계 및 유기 스트립 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 다층 배선 형성 방법.
KR1019950003254A 1995-02-20 1995-02-20 반도체 장치 다층배선 형성방법 KR0155801B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950003254A KR0155801B1 (ko) 1995-02-20 1995-02-20 반도체 장치 다층배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950003254A KR0155801B1 (ko) 1995-02-20 1995-02-20 반도체 장치 다층배선 형성방법

Publications (2)

Publication Number Publication Date
KR960032681A KR960032681A (ko) 1996-09-17
KR0155801B1 true KR0155801B1 (ko) 1998-12-01

Family

ID=19408458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950003254A KR0155801B1 (ko) 1995-02-20 1995-02-20 반도체 장치 다층배선 형성방법

Country Status (1)

Country Link
KR (1) KR0155801B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425856B1 (ko) * 1998-03-26 2004-06-18 엘지.필립스 엘시디 주식회사 피식각막식각방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100431433B1 (ko) * 1997-06-19 2004-07-30 삼성전자주식회사 반도체 장치의 콘택홀 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425856B1 (ko) * 1998-03-26 2004-06-18 엘지.필립스 엘시디 주식회사 피식각막식각방법

Also Published As

Publication number Publication date
KR960032681A (ko) 1996-09-17

Similar Documents

Publication Publication Date Title
KR100321571B1 (ko) 다중층배선을갖는반도체장치의제조방법
KR0126801B1 (ko) 반도체 장치의 배선 형성방법
US6187666B1 (en) CVD plasma process to fill contact hole in damascene process
JPH10189482A (ja) コンタクトホール内の導電性プラグ形成方法
KR101192410B1 (ko) 절연층들에 대한 식각 선택성을 증가시키기 위해 폴리머잔류물을 이용한 배선 구조 형성 방법
US5668053A (en) Method for fabricating multilayer semiconductor device
US6372614B2 (en) Dual damascene method for backened metallization using poly stop layers
JPH11162982A (ja) 半導体装置の製造方法
KR100404479B1 (ko) 듀얼 다마신 배선 형성방법
KR0155801B1 (ko) 반도체 장치 다층배선 형성방법
US6514873B1 (en) Method for fabricating semiconductor device
KR19990063182A (ko) 에칭방법
JP2639369B2 (ja) 半導体装置の製造方法
US6319844B1 (en) Method of manufacturing semiconductor device with via holes reaching interconnect layers having different top-surface widths
US20040142532A1 (en) Method for forming salicide in semiconductor device
US20040048203A1 (en) Method of manufacturing a semiconductor device for high speed operation and low power consumption
JP3400162B2 (ja) 半導体装置の製造方法
JPH1167909A (ja) 半導体装置の製造方法
KR100278995B1 (ko) 반도체장치의 비어홀 형성방법
KR100468694B1 (ko) 반도체장치의콘택형성방법
US6881678B2 (en) Method for forming a dual damascene structure in a semiconductor device
JP3958071B2 (ja) 半導体装置製造方法
JPH05206083A (ja) 半導体装置の製造方法
US7071101B1 (en) Sacrificial TiN arc layer for increased pad etch throughput
JPH05206125A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080701

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee