KR100431433B1 - 반도체 장치의 콘택홀 형성 방법 - Google Patents

반도체 장치의 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 금속 콘택홀 형성시 발생되는 폴리머를 제거할 수 있는 반도체 장치의 콘택홀 형성 방법에 관한 것으로, 반도체 기판 상에 제 1 금속막, 제 2 금속막, 그리고 층간절연막을 순차적으로 형성하는 공정과, 상기 층간절연막 상에 콘택홀이 형성될 영역을 정의하여 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 층간절연막을 소정의 두께로 습식 식각하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 금속막의 표면이 노출되도록 상기 층간절연막을 건식 식각하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 금속막의 표면이 노출되도록 상기 제 2 금속막을 식각하는 공정과, 상기 포토레지스트 패턴 및 상기 폴리머를 제거하되, O2플라즈마 분위기의 초기 시작 온도가 약 55 - 65 ℃ 온도 범위내인 애싱 공정을 포함한다. 이와 같은 반도체 장치의 콘택홀 형성 방법에 의해서, 반도체 장치의 금속 콘택홀 형성시 발생되는 폴리머를 제거할 수 있다.

Description

반도체 장치의 콘택홀 형성 방법{METHOD OF FORMING A CONTACT HOLE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 콘택홀(contact hole)에 관한 것으로, 좀 더 구체적으로는, 반도체 장치의 금속 콘택홀 형성시 발생되는 폴리머(polymer)를 제거하는 반도체 장치의 콘택홀 형성 방법에 관한 것이다.
도 1A 내지 도 1C에는 종래 반도체 장치의 콘택홀 형성 방법이 순차적으로도시되어 있다.
먼저, 도 1A를 참조하면, 반도체 기판(10)상에 알루미늄막(12)과 TiN막(14), 그리고 층간절연을 위한 실리콘 산화막(SiO2;16)을 순차적으로 형성하고, 이어서, 상기 실리콘 산화막(16)상에 포토레지스트 패턴(18)을 형성하여 콘택홀(20)이 형성될 영역을 정의한다.
그리고, 상기 포토레지스트 패턴(18)을 마스크로 사용하여 상기 실리콘 산화막(16)을 소정의 두께로 습식 식각(wet etch)한 후, 마찬가지로 상기 포토레지스트 패턴(18)을 마스크로 사용하여 상기 실리콘 산화막(16)을 소정 두께로 건식 식각(dry etch)한다.
다음, 도 1B에 있어서, 상기 포토레지스트 패턴(18)을 마스크로 사용하고, 상기 TiN막(14)의 상부 표면이 노출되도록 상기 실리콘 산화막(16)을 건식 식각한다.
이어서, 상기 포토레지스트 패턴(18)을 마스크로 사용하고, 상기 알루미늄막(12)이 노출되도록 상기 TiN막(14)을 건식 식각하면, 도 1C에 도시된 바와 같은 반도체 장치의 콘택홀(20)이 형성된다.
그러나, 상술한 반도체 장치의 콘택홀 형성 방법에 의하면, 도 1C에 참조 번호 "22"로 도시된 바와 같이, 건식 식각시 플라즈마 분위기에서 포토레지스트 성분과 식각 가스 성분, 메탈 이온(예컨대, Ti, Al)과의 반응에 의한 반응 생성물들이 콘택홀 내에 폴리머를 유발한다.
이와 같은 폴리머는 메탈 표면의 토폴로지(topology)를 거칠게 하는 요인일 뿐만 아니라, 콘택홀의 크기를 감소시켜 선폭(critical dimension)을 감소시키고, 또한 금속 배선막간의 오픈(open)을 유발한다.
뿐만 아니라, 도면에는 도시되지 않았지만, 상기 폴리머(22)는 상기 포토레지스트 패턴(18)을 제거하기 위한 후속 O2플라즈마 분위기의 애싱(ashing) 공정에서 하기한 반응식 1과 같이 O2와의 반응에 의해 산화(oxidation)된다.
rm TiF_4 + O_2 ⇒ TiO_2 + 4F
rm K = Ae^-Ea/RT
이와 같은 반응에 의해 산화된 상기 폴리머(22)의 Ti와 O의 결합 에너지(bonding energy)는 약 157 Kcal/mol로서 O2플라즈마 애싱 공정을 수행하기 이전 보다 매우 높다. 따라서, 폴리머(22)를 제거하기가 더욱 어려워지는 문제점이 있다.
상술한 문제점을 해결하기 위해 제안된 본 발명은, 반도체 장치의 금속 콘택홀 형성시 발생되는 폴리머를 제거할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공하는 데 그 목적이 있다.
도 1A 내지 도 1C는 종래 반도체 장치의 콘택홀 형성 방법을 순차적으로 보이는 공정도;
도 2A 내지 도 2D는 본 발명의 실시예에 따른 반도체 장치의 콘택홀 형성 방법을 순차적으로 보이는 공정도.
* 도면의 주요 부분에 대한 부호 설명
100 : 반도체 기판 102 : 알루미늄막
104 : TiN막 106 : 산화막
108 : 포토레지스트 110 : 콘택홀
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택홀 형성 방법은, 반도체 기판 상에 제 1 금속막, 제 2 금속막, 그리고 층간절연막을 순차적으로 형성하는 공정과; 상기 층간절연막 상에 콘택홀이 형성될 영역을 정의하여 포토레지스트 패턴을 형성하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 층간절연막을 소정의 두께로 습식 식각하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 금속막의 표면이 노출되도록 상기 층간절연막을 건식 식각하는 공정과; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 금속막의 표면이 노출되도록 상기 제 2 금속막을 식각하는 공정과; 상기 포토레지스트 패턴 및 상기 폴리머를 제거하되, O2플라즈마 분위기에서 초기 시작 온도가 약 55 - 65 ℃ 온도 범위내인 애싱 공정을 포함한다.
이 방법에 있어서, 상기 제 1 금속막은 알루미늄막이고, 제 2 금속막은 TiN막이며, 층간절연막은 실리콘 산화막이다.
이 방법에 있어서, 상기 애싱 공정은, RF가 약 500W 범위내이고, 압력이 약 900mTorr 범위내이며, 공정 시간은 약 20분 범위내에서 수행된다.
이 방법에 있어서, 상기 애싱 공정의 O2가스는 약 500 sccm 범위내이다.
(작용)
이와 같은 반도체 장치의 콘택홀 형성 방법에 의해서, 반도체 장치의 금속 콘택홀 형성시 발생되는 폴리머를 제거할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부 도면 도 2A 내지 도 2D에 의거해서 상세히 설명한다.
도 2A 내지 도 2D에는 본 발명의 실시예에 따른 반도체 장치의 콘택홀 형성 방법이 순차적으로 도시되어 있다.
먼저, 도 2A를 참조하면, 반도체 기판(100)상에 알루미늄막(102)과 TiN막(104), 그리고 층간절연을 위한 실리콘 산화막(106)을 순차적으로 형성하고, 이어서, 상기 실리콘 산화막(106)상에 포토레지스트 패턴(108)을 형성하여 콘택홀(110)이 형성될 영역을 정의한다.
그리고, 상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 실리콘 산화막(106)을 소정의 두께로 습식 식각한 후, 마찬가지로 상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 실리콘 산화막(106)을 소정 두께로 건식 식각한다. 이때, 상기 습식 식각 공정은 이 기술 분야에서 잘 알려진 바대로 상기 실리콘 산화막(106)의 단차를 낮추어 후속 건식 식각을 용이하게 수행하기 위한 공정이다.
다음, 도 2B에 있어서, 상기 포토레지스트 패턴(108)을 마스크로 사용하고, 상기 TiN막(104)의 상부 표면이 노출되도록 상기 실리콘 산화막(106)을 다시 건식 식각한다.
이어서, 도 2C를 참조하면, 상기 포토레지스트 패턴(108)을 마스크로 사용하고, 상기 알루미늄막(102)이 노출되도록 상기 TiN막(104)을 건식 식각하여 반도체장치의 콘택홀(110)이 형성된다.
이때, 상기 콘택홀(110)내에는 플라즈마 분위기에서 수행된 건식 식각시 포토레지스트 성분과 식각 가스 성분, 메탈 이온(예컨대, Ti, Al 등)과의 반응에 의한 반응 생성물들이 콘택홀 내에 폴리머(112)를 유발한다.
마지막으로, O2플라즈마 분위기에서 상기 포토레지스트 패턴(108) 및 상기 폴리머(112)를 제거하기 위한 애싱 공정을 약 55 - 65 ℃ 범위내에서 수행하면 도 2D에 도시된 바와 같이, 포토레지스트 패턴(108) 및 콘택홀(110)내에 생성된 폴리머(112)가 함께 제거된다.
여기에서, 상기 애싱 공정은, 애싱 장비로서 PSC 애셔(PSC asher)로 수행되고, RF(Radio Frequency)가 약 500W 범위내이고, 압력은 약 900mTorr 범위내이고, 시간은 약 20분 범위내에서 수행된다. 그리고, 상기 O2가스는 약 500sccm 범위내이다.
상술한 바와 같은 반도체 장치의 콘택홀 형성 방법에 의해서, 반도체 장치의 금속 콘택홀 형성시 발생되는 폴리머를 제거할 수 있다.

Claims (4)

  1. 반도체 기판(100)상에 제 1 금속막(102), 제 2 금속막(104), 그리고 층간절연막(106)을 순차적으로 형성하는 공정과;
    상기 층간절연막(106)상에 콘택홀이 형성될 영역을 정의하여 포토레지스트 패턴(108)을 형성하는 공정과;
    상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 층간절연막을 소정의 두께로 습식 식각하는 공정과;
    상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 제 2 금속막(104)의 표면이 노출되도록 상기 층간절연막을 건식 식각하는 공정과;
    상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 제 1 금속막(102)의 표면이 노출되도록 상기 제 2 금속막(104)을 식각하는 공정과;
    상기 포토레지스트 패턴(108) 및 상기 폴리머(112)를 제거하되, O2플라즈마 분위기의 초기 시작 온도가 약 55 - 65 ℃ 온도 범위내인 애싱 공정을 포함하는 반도체 장치의 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속막(102)은 알루미늄막이고, 제 2 금속막(104)은 TiN막이며, 층간절연막(106)은 실리콘 산화막인 반도체 장치의 콘택홀 형성 방법.
  3. 제 1 항에 있어서,
    상기 애싱 공정은, RF가 약 500W 범위내이고, 압력이 약 900mTorr 범위내이며, 공정 시간은 약 20분 범위내에서 수행되는 반도체 장치의 콘택홀 형성 방법.
  4. 제 1 항에 있어서,
    상기 애싱 공정의 O2가스는 약 500 sccm 범위내인 반도체 장치의 콘택홀 형성 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102108A (ja) * 1991-10-11 1993-04-23 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH0697172A (ja) * 1992-09-16 1994-04-08 Kawasaki Steel Corp 半導体装置の洗浄方法
KR950025875A (ko) * 1994-02-25 1995-09-18 김주용 반도체소자의 금속배선 비아 콘택홀 제조방법
KR960032681A (ko) * 1995-02-20 1996-09-17 김광호 반도체장치 다층배선 형성방법
KR970008396A (ko) * 1995-07-13 1997-02-24 김광호 다중합체(polymer) 제거방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102108A (ja) * 1991-10-11 1993-04-23 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH0697172A (ja) * 1992-09-16 1994-04-08 Kawasaki Steel Corp 半導体装置の洗浄方法
KR950025875A (ko) * 1994-02-25 1995-09-18 김주용 반도체소자의 금속배선 비아 콘택홀 제조방법
KR960032681A (ko) * 1995-02-20 1996-09-17 김광호 반도체장치 다층배선 형성방법
KR970008396A (ko) * 1995-07-13 1997-02-24 김광호 다중합체(polymer) 제거방법

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