KR19990057882A - 반도체 장치 제조 방법 - Google Patents

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이기엽
송일석
박현식
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김영환
현대전자산업 주식회사
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Abstract

본 발명은 비아 형성시, 하부 금속 배선 형성 단계에서 반사방지막으로 사용된 TiN막이 노출됨으로 인하여 발생하는 질화물계 식각잔여물을 제거할 수 있는 방법에 관한 것으로, 질화물계 식각잔여물 및 반사방지막을 인산을 이용한 습식식각으로 제거하거나 또는, 하부 금속 배선 형성시, TiN막을 형성하기 전에 금속막 상에 질화물계 화합물을 만들 수 있는 전도막을 형성하여, 비아를 형성하기 위한 건식 식각시 질화물계 식각잔여물의 발생을 줄이고, 질화물계 식각잔여물 및 반사방지막을 인산을 이용한 습식식각으로 제거하여 콘택 저항을 줄임으로써 소자의 동작 속도를 개선할 수 있는 방법이다.

Description

반도체 장치 제조 방법
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 비아 형성시, 하부 금속 배선 형성 단계에서 반사방지막으로 사용된 TiN막이 노출됨으로 인하여 발생하는 질화물계 식각잔여물을 제거할 수 있는 방법에 관한 것이다.
금속 배선 간의 연결을 위한 비아(via)는 층간절연막을 식각함으로써 형성된다. 비아 형성 방법은 건식식각으로 층간절연막을 선택적으로 제거하여 하부 금속 배선을 노출하거나, 건식식각을 실시하기 전 습식식각을 실시하여 비아의 입구를 넓힌 후 건식식각을 실시하여 하부 금속 배선을 노출하는 것으로 이루어진다.
층간절연막을 건식식각함으로써 노출되는 부분은 금속막을 사진식각하기 위하여 금속막 상에 형성되었던 TiN막 등의 반사방지막인데, 이로 인하여 건식식각 과정에서 질화물(nitride)계 식각잔여물이 생성되어 비아 콘택(contact) 저항을 증가시킨다. 질화물계 식각잔여물을 제거하기 위하여 과도식각(over etching)을 실시하기도 하는데 이 역시 비아 콘택 저항을 증가시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비아 형성시, 하부 금속 배선 형성 단계에서 반사방지막으로 사용된 TiN막이 노출됨으로 인하여 발생하는 질화물계 식각잔여물을 제거하여 비아 콘택 저항 증가를 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도
도2a 내지 도2c는 본 발명의 다른 실시예에 따른 반도체 장치 제조 공정 단면도
* 도면의 주요 부분에 대한 설명
10, 20: 반도체 기판 11, 21: 금속막
12, 23: TiN막 13, 24: 층간절연막
14: 감광막 패턴 15, 25: 비아
22: 질화물계 산화막
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 장치 제조 방법에 있어서, 반도체 기판 상에 차례로 형성된 금속막 및 TiN막을 패터닝하여 금속 배선을 형성하는 단계; 반도체 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 TiN막을 노출하는 비아를 형성하는 단계; 및 상기 식각 단계에서 발생된 질화물계 식각잔여물 및 상기 TiN막을 인산 용액으로 습식식각하여 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 반도체 장치 제조 방법에 있어서, 반도체 기판 상에 차례로 형성된 금속막, 질화물계 화합물을 형성하는 전도막 및 TiN막을 패터닝하여 금속 배선을 형성하는 단계; 반도체 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 금속 배선의 TiN막을 노출하는 비아를 형성하되, 상기 전도막의 일부 또는 전부가 질화물계 화합물이 되도록 하는 단계; 및 상기 식각 단계에서 발생된 질화물계 식각잔여물, 상기 TiN막 및 질화물계 화합물을 인산 용액으로 습식식각하여 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은 비아를 형성하기 위한 건식식각시, 하부 금속 배선 형성시 반사방지막으로 사용된 TiN막이 노출됨으로써 발생하는 질화물계 식각잔여물 및 TiN막을, 인산을 이용한 습식식각으로 제거하여 콘택 저항을 줄이는 방법이다.
또한, 본 발명은 TiN막을 형성하기 전, 금속막 상에 질화물계 화합물을 만들 수 있는 전도막을 형성하여, 비아를 형성하기 위한 건식 식각시 질화물계 식각잔여물의 발생을 줄이고, 질화물계 식각잔여물 및 반사방지막을 인산을 이용한 습식식각으로 제거하여 콘택 저항을 줄이는 방법이다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도이다. 본 발명의 일실시예에 따른 반도체 장치 제조 방법은 다음과 같이 이루어진다.
먼저, 도1a에 도시한 바와 같이 반도체 기판(10) 상에 금속막(11)을 형성한 후, TiN막(12)을 형성하고 패터닝하여 금속 배선을 형성한 후, 산화막으로 층간절연막(13)을 형성한다. 이어서, 층간절연막(13) 상에 비아 영역을 오픈하는 감광막 패턴(14)을 형성하고, 감광막 패턴(14)을 식각마스크로 층간절연막(13)을 선택적으로 식각하여 비아(15)를 형성하여 TiN막(12)을 노출한다.
상기 층간절연막(13)은 건식식각만으로 식각하거나, 건식식각 전에 습식식각을 실시하여 비아의 입구를 넓히고, 건식식각을 하는 두 가지 경우가 있다. 도면부호 'a'는 습식식각 후 건식식각을 실시하여 비아를 형성한 경우 비아 형태를 나타내고, 도면부호 'b'는 건식식각만을 실시하여 비아를 형성한 경우 비아 형태를 나타낸다. 상기 건식식각은 플루오르 카본계(fluorcarbon, CxFy) 가스, O2, Xe, Ar및 하이드로풀루오르카본계(hydrofluorcarbon, CxHyFz) 가스를 이용한다.
다음으로, 도1b에 도시한 바와 같이, 감광막 패턴(14)을 제거하고, 감광막 패턴(14) 제거 단계에서 비아(15)를 이루는 층간절연막(13) 측벽에 형성된 중합체 및 자연산화막을 BOE(buffered oxide etchant) 용액, 불산 용액 또는 희석된 불산(HF) 용액으로 제거한다. 이어서, 건식식각 과정에서 발생한 질화물계 식각잔여물 및 비아 형성으로 노출된 TiN막(12)을 150 ℃ 내지 170 ℃의 인산(H3PO4) 용액으로 제거한다. 이때, 인산을 이용한 습식식각 과정에서 비아(15)를 이루는 층간절연막(13) 측벽이 거칠어지게 된다. 도면부호 'c'는 인산 용액을 이용한 습식식각으로 비아(15)를 이루는 층간절연막(13) 측벽이 거칠어진 상태를 나타낸다.
다음으로, 도1c에 도시한 바와 같이 아르곤(Ar) 스퍼터링(sputtering) 또는 CxFy, O2, Ar 가스 등을 이용한 건식식각 방법으로, 인산 용액을 이용한 습식식각에서 거칠어진 층간절연막(13) 측벽을 매끄럽게하여 이후에 비아 내에 전도막이 양호하게 피복되도록 한다. 상기 건식식각 방법에서 바이어스 전력은 90 내지 110 W가 되도록 한다.
도2a 내지 도2c는 본 발명의 다른 실시예에 따른 반도체 장치 제조 공정 단면도이다. 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 다음과 같이 이루어진다.
먼저, 도2a에 도시한 바와 같이 반도체 기판(20) 상에 금속막(21)을 형성한 후, 질화물계 화합물을 만들 수 있는 전도막으로 Ti막, 도핑된 폴리실리콘막 또는 Ta막 중 어느 하나를 형성한 후, 반사방지막으로 TiN막(23)을 형성한다.
이어서, TiN막(23), 질화물계 화합물을 만들 수 있는 막 및 금속막(21)을 패터닝하여 금속 배선을 형성한 후, 산화막으로 층간절연막(24)을 형성한다. 이어서, 층간절연막(24)을 선택적으로 식각해서 비아(25)를 형성하여 TiN막(23)을 노출한다.
상기 층간절연막(24)은 건식식각만으로 식각하거나, 건식식각 전에 습식식각을 실시하여 비아의 입구를 넓히고, 건식식각을 하는 두 가지 경우가 있다. 도면부호 'a'는 습식식각 후 건식식각을 실시하여 비아를 형성한 경우 비아 형태를 나타내고, 도면부호 'b'는 건식식각만을 실시하여 비아를 형성한 경우 비아 형태를 나타낸다.
상기 비아를 형성하기 위한 건식식각 과정에서, 상기 질화물계 화합물을 만들 수 있는 막은 그 일부가 질화물계 화합물막(22)이 된다. 또한, 본 발명의 일실시예에서는 하부층에 대한 콘택 여유도를 확보하기 위하여 비아(25)를 이루는 층간절연막(24) 측벽이 경사지도록, 건식식각시 불소에 의한 식각이 일어나면서 동시에 불소의 식각을 억제할 수 있는 가스들이 함유된 CxFy,CxHyFz,H2,CxHy등의 가스를 이용한다.
다음으로, 도2b에 도시한 바와 같이, 식각마스크로 사용된 감광막 패턴(도시하지 않음)을 제거하는 단계에서 비아(25)를 이루는 층간절연막(24) 측벽에 형성된 중합체 및 자연산화막을 BOE(buffered oxide etchant) 용액, 불산(HF) 용액, 또는 희석된 불산 용액으로 제거한다. 이어서, 건식식각에서 발생한 질화물계 식각잔여물 및 비아(25) 형성으로 노출된 TiN막(23) 및 질화물계 화합물막(22)을 150 ℃ 내지 170 ℃의 인산(H3PO4) 용액으로 제거한다. 이때, 인산을 이용한 습식식각 과정에서 비아(25)를 이루는 층간절연막(24) 측벽이 거칠어지게 된다. 도면부호 'c'는 인산 용액을 이용한 습식식각으로 비아(25)를 이루는 층간절연막(24) 측벽이 거칠어진 상태를 나타낸다.
다음으로, 도2c에 도시한 바와 같이 아르곤(Ar) 스퍼터링(sputtering) 또는 CxFy, O2, Ar 가스 등을 이용한 건식 식각 방법으로, 인산 용액을 이용한 습식식각에서 거칠어진 층간절연막(24) 측벽을 매끄럽게 하여 이후에 비아 내에 전도막이 양호하게 피복되도록 한다. 상기 건식식각에서 바이어스 전력은 90 내지 110 W가 되도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 비아홀 형성 과정에서, 하부 금속막을 패터닝하는데 반사방지막을 이용된 TiN막으로 인하여 발생하는 질화물계 식각잔여물을 인산을 이용한 습식식각으로 제거하거나, 또는 하부 금속 배선 형성시, 질화물계 화합물을 만들 수 있는 막을 형성한 후에 반사방지막으로 TiN막을 형성함으로써 건식 식각시 질화물계 식각잔여물의 발생을 줄이고, 반사방지막 및 질화물계 화합물막을 인산 용액을 이용한 습식식각으로 제거함으로써 콘택저항을 줄여 소자의 동작 속도를 개선하는 것이 가능하다.

Claims (7)

  1. 반도체 기판 상에 차례로 형성된 금속막 및 TiN막을 패터닝하여 금속 배선을 형성하는 단계;
    반도체 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 TiN막을 노출하는 비아를 형성하는 단계; 및
    상기 식각 단계에서 발생된 질화물계 식각잔여물 및 상기 TiN막을 인산 용액으로 습식식각하여 제거하는 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 습식식각 단계 후,
    상기 비아를 이루는 절연막 측벽을 스퍼터링 또는 건식식각으로 매끄럽게 하는 단계를 더 포함하는 반도체 장치 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 습식식각은 150 ℃ 내지 170 ℃ 온도의 인산 용액을 사용하여 이루어지는 반도체 장치 제조 방법.
  4. 반도체 기판 상에 차례로 형성된 금속막, 질화물계 화합물을 형성하는 전도막 및 TiN막을 패터닝하여 금속 배선을 형성하는 단계;
    반도체 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 금속 배선의 TiN막을 노출하는 비아를 형성하되, 상기 전도막의 일부 또는 전부가 질화물계 화합물이 되도록 하는 단계; 및
    상기 식각 단계에서 발생된 질화물계 식각잔여물, 상기 TiN막 및 질화물계 화합물을 인산 용액으로 습식식각하여 제거하는 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 습식식각 단계 후,
    상기 비아를 이루는 절연막 측벽을 스퍼터링 또는 건식식각으로 매끄럽게 하는 단계를 더 포함하는 반도체 장치 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 질화물계 화합물막을 만드는 전도막은,
    Ti막, 도핑된 폴리실리콘막, 또는 Ta막 중 어느 하나로 형성되는 반도체 장치 제조 방법.
  7. 제 6 항에 있어서,
    상기 습식식각은 150 ℃ 내지 170 ℃ 온도의 인산 용액을 사용하여 이루어지는 반도체 장치 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100559036B1 (ko) * 1999-11-09 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR100562314B1 (ko) * 2003-10-06 2006-03-17 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
KR100596900B1 (ko) * 1999-06-10 2006-07-04 주식회사 하이닉스반도체 반도체소자의 비아콘택 형성방법
KR100734695B1 (ko) * 2005-12-29 2007-07-02 동부일렉트로닉스 주식회사 반도체 소자의 콘택홀 제조방법

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Publication number Priority date Publication date Assignee Title
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