JPH05175159A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH05175159A JPH05175159A JP34117291A JP34117291A JPH05175159A JP H05175159 A JPH05175159 A JP H05175159A JP 34117291 A JP34117291 A JP 34117291A JP 34117291 A JP34117291 A JP 34117291A JP H05175159 A JPH05175159 A JP H05175159A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- resist
- etched
- alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体素子における反射防止膜／
Ａｌ合金膜／バリア膜の構造をエッチングする方法に関
するもので、反射防止膜をエッチング除去するときに、
前記下層のバリア膜にアンダーカットが発生することを
防止する方法を提供するものである。 【構成】 前記目的のために本発明は、前記構造をパタ
ーニングするためのレジスト４によりパターニング後、
そのレジスト４と反射防止膜８とをダウンストリームモ
ードでまずエッチング除去し、その後下層のバリア膜２
をＲＩＥモードでエッチングするようにしたものであ
る。
Ａｌ合金膜／バリア膜の構造をエッチングする方法に関
するもので、反射防止膜をエッチング除去するときに、
前記下層のバリア膜にアンダーカットが発生することを
防止する方法を提供するものである。 【構成】 前記目的のために本発明は、前記構造をパタ
ーニングするためのレジスト４によりパターニング後、
そのレジスト４と反射防止膜８とをダウンストリームモ
ードでまずエッチング除去し、その後下層のバリア膜２
をＲＩＥモードでエッチングするようにしたものであ
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の中で反
射防止膜／Ａｌ合金膜／バリアメタル膜構造の部分の製
造工程におけるエッチング方法に関するものである。
射防止膜／Ａｌ合金膜／バリアメタル膜構造の部分の製
造工程におけるエッチング方法に関するものである。
【０００２】
【従来の技術】半導体素子における前述した構造をドラ
イエッチング（以下単にエッチングと称す）する従来の
工程を、図２に示し以下に説明する。
イエッチング（以下単にエッチングと称す）する従来の
工程を、図２に示し以下に説明する。
【０００３】この例では図２（ａ）に示すように、本構
造は半導体基板上に、下地としてＢＰＳＧ（ボロン・リ
ン・シリケートガラス）層１が形成されており、その上
にＴｉＷ、ＴｉＮ、ＭｏＳｉx などから成るバリアメタ
ル（以下単にバリアと略す）膜２、その上にＡｌまたは
Ａｌ合金（一般には、Ａｌ−Ｓｉ−Ｃｕの合金）膜３が
形成された構造となっている。その上に、まず本図に示
すように、パターニング（パターン形成のためにエッチ
ングする）するためのレジスト膜４を塗布してパターニ
ングする。
造は半導体基板上に、下地としてＢＰＳＧ（ボロン・リ
ン・シリケートガラス）層１が形成されており、その上
にＴｉＷ、ＴｉＮ、ＭｏＳｉx などから成るバリアメタ
ル（以下単にバリアと略す）膜２、その上にＡｌまたは
Ａｌ合金（一般には、Ａｌ−Ｓｉ−Ｃｕの合金）膜３が
形成された構造となっている。その上に、まず本図に示
すように、パターニング（パターン形成のためにエッチ
ングする）するためのレジスト膜４を塗布してパターニ
ングする。
【０００４】そして、前記パターンをもとにして、塩素
系ガス５を使用してＡｌ合金膜３をエッチングすると、
図２（ｂ）のようにＡｌ合金膜３がパターン化された構
造を得る。
系ガス５を使用してＡｌ合金膜３をエッチングすると、
図２（ｂ）のようにＡｌ合金膜３がパターン化された構
造を得る。
【０００５】次いで、そのパターンをマスクにして、バ
リア膜２をフッ素（Ｆ）系ガスまたは塩素系ガス６を使
用してエッチングすると、図２（ｃ）のようにバリア膜
２までパターン化された構造となる。
リア膜２をフッ素（Ｆ）系ガスまたは塩素系ガス６を使
用してエッチングすると、図２（ｃ）のようにバリア膜
２までパターン化された構造となる。
【０００６】その後、残ったレジスト膜４を、酸素（Ｏ
2 ）ガス７を用いてエッチングして除去すると、図２
（ｄ）の構造となる。
2 ）ガス７を用いてエッチングして除去すると、図２
（ｄ）の構造となる。
【０００７】しかしながら近来、パターンの微細化に伴
い、ホトリソグラフィ工程での露光時、他パターンから
の反射などによるノッチを防止するために、図２（ｅ）
に示すように、前記Ａｌ合金膜３の上に反射防止膜８
（例えばアモルファスシリコン膜など）を形成すること
が行なわれている。無論その上にパターニングのための
レジスト膜４を塗布する。
い、ホトリソグラフィ工程での露光時、他パターンから
の反射などによるノッチを防止するために、図２（ｅ）
に示すように、前記Ａｌ合金膜３の上に反射防止膜８
（例えばアモルファスシリコン膜など）を形成すること
が行なわれている。無論その上にパターニングのための
レジスト膜４を塗布する。
【０００８】このような膜構造において、パターニング
終了して、レジスト膜４を除去した後、反射防止膜８を
Ｆ系ガスにてエッチング除去している（図２（ｆ））。
このとき、図２（ｇ）に示すようなアンダーカットがで
きるが、このことは次項に述べる。
終了して、レジスト膜４を除去した後、反射防止膜８を
Ｆ系ガスにてエッチング除去している（図２（ｆ））。
このとき、図２（ｇ）に示すようなアンダーカットがで
きるが、このことは次項に述べる。
【０００９】
【発明が解決しようとする課題】前述したように反射防
止膜を形成した構造において、不要となった反射防止膜
をエッチング除去する場合、図２（ｇ）に示すようにＡ
ｌ合金膜３の下のバリア膜２も同時にエッチングされ、
いわゆるアンダーカット部ができてしまう。
止膜を形成した構造において、不要となった反射防止膜
をエッチング除去する場合、図２（ｇ）に示すようにＡ
ｌ合金膜３の下のバリア膜２も同時にエッチングされ、
いわゆるアンダーカット部ができてしまう。
【００１０】そうすると、Ａｌ合金膜３も剥れてしまう
問題が発生する。
問題が発生する。
【００１１】このアンダーカットを発生させないように
するために、エッチング時間を短くすると、反射防止膜
８が残ってしまう。これは当然素子の特性に悪影響をお
よぼす。
するために、エッチング時間を短くすると、反射防止膜
８が残ってしまう。これは当然素子の特性に悪影響をお
よぼす。
【００１２】本発明は前述した、反射防止膜エッチング
でバリア膜にアンダーカットが生じる問題を除去し、信
頼性の高い半導体素子を得ることを目的とするものであ
る。
でバリア膜にアンダーカットが生じる問題を除去し、信
頼性の高い半導体素子を得ることを目的とするものであ
る。
【００１３】
【課題を解決するための手段】この発明は前記目的を実
現するために、反射防止膜／Ａｌ合金膜／バリア膜構造
のエッチングにおいて、レジスト膜と反射防止膜とをダ
ウンストリームモードで同時にエッチングした（このと
きバリア膜はエッチングされない）後、バリア膜をＲＩ
Ｅモードでエッチングするようにしたものである。
現するために、反射防止膜／Ａｌ合金膜／バリア膜構造
のエッチングにおいて、レジスト膜と反射防止膜とをダ
ウンストリームモードで同時にエッチングした（このと
きバリア膜はエッチングされない）後、バリア膜をＲＩ
Ｅモードでエッチングするようにしたものである。
【００１４】
【作用】本発明は、前述した方法でエッチングするよう
にしたので、工程が簡略となるとともに、バリア膜のア
ンダーカット発生を抑えることができる。
にしたので、工程が簡略となるとともに、バリア膜のア
ンダーカット発生を抑えることができる。
【００１５】
【実施例】図１に、本発明の実施例の製造工程（エッチ
ング工程）を示し、以下に説明する。なお、従来例を示
す図２と同じ部分には同符号を付してある。
ング工程）を示し、以下に説明する。なお、従来例を示
す図２と同じ部分には同符号を付してある。
【００１６】本実施例のエッチング前の構造は、図１
（ａ）に示すように従来例で示した図２（ｅ）と同じ
で、下地のＢＰＳＧ層１の上に、バリア膜２、Ａｌ合金
膜３が積層されており、その上に反射防止膜８が形成さ
れ、その上にパターン形成のためのレジスト４が塗布さ
れパターニングされている。
（ａ）に示すように従来例で示した図２（ｅ）と同じ
で、下地のＢＰＳＧ層１の上に、バリア膜２、Ａｌ合金
膜３が積層されており、その上に反射防止膜８が形成さ
れ、その上にパターン形成のためのレジスト４が塗布さ
れパターニングされている。
【００１７】この構造で、まずパターニングされたレジ
スト４をマスクにして、Ｆ系ガスにて反射防止膜８（普
通４００Å程度）をエッチングする。そうすると、その
反射防止膜までパターン化された図１（ｂ）の構造を得
る。
スト４をマスクにして、Ｆ系ガスにて反射防止膜８（普
通４００Å程度）をエッチングする。そうすると、その
反射防止膜までパターン化された図１（ｂ）の構造を得
る。
【００１８】次いで、前記までのパターンをマスクにし
て、塩素系ガス５を使用してＲＩＥモード（反応性イオ
ンエッチングと言われ、周知のようにエッチング装置の
下部電極にウェハ（基板）を置き、かつその下部電極に
ＲＦ（高周波）を印加する方法）でＡｌ合金膜３をエッ
チングする。このとき、Ａｌ合金膜３の側壁に図示して
ないが保護膜ができる。この保護膜は前記塩素系ガスに
よってできる塩素系化合物とレジスト４からの脱ガスに
よるカーボン系化合物であり、例えば文献：Ｓｅｍｉｃ
ｏｎＮＥＷＳ、１９８８−１０（１９８８）ｐ．４４−
４９に記載されてある通りである。従って、レジスト膜
４を真空中で除去することにより腐食を防止できる。
て、塩素系ガス５を使用してＲＩＥモード（反応性イオ
ンエッチングと言われ、周知のようにエッチング装置の
下部電極にウェハ（基板）を置き、かつその下部電極に
ＲＦ（高周波）を印加する方法）でＡｌ合金膜３をエッ
チングする。このとき、Ａｌ合金膜３の側壁に図示して
ないが保護膜ができる。この保護膜は前記塩素系ガスに
よってできる塩素系化合物とレジスト４からの脱ガスに
よるカーボン系化合物であり、例えば文献：Ｓｅｍｉｃ
ｏｎＮＥＷＳ、１９８８−１０（１９８８）ｐ．４４−
４９に記載されてある通りである。従って、レジスト膜
４を真空中で除去することにより腐食を防止できる。
【００１９】また、このとき、バリア膜２（普通２００
０Å程度）はそのエッチングレートが０Å／min である
ため、オーバーエッチを行なってもエッチングされない
ので、前記エッチング後は図１（ｃ）のようにＡｌ合金
膜３までエッチング、パターン化された構造となる。
０Å程度）はそのエッチングレートが０Å／min である
ため、オーバーエッチを行なってもエッチングされない
ので、前記エッチング後は図１（ｃ）のようにＡｌ合金
膜３までエッチング、パターン化された構造となる。
【００２０】次ぎに、残った反射防止膜８とレジスト膜
４とを、ダウンストリームモード（エッチング装置（チ
ャンバーという）のステージ上にウェハは載せるが、Ｒ
Ｆ印加およびアース部はウェハ上２０cmの位置にしてプ
ラズマを発生させ、反応性種のみでエッチングする方
法）にて、エッチング除去する。
４とを、ダウンストリームモード（エッチング装置（チ
ャンバーという）のステージ上にウェハは載せるが、Ｒ
Ｆ印加およびアース部はウェハ上２０cmの位置にしてプ
ラズマを発生させ、反応性種のみでエッチングする方
法）にて、エッチング除去する。
【００２１】このエッチング条件は、例えばＣＦ4 ／Ｏ
2 ガス１５sccm／１３５sccm、圧力２５０mTorr 、ＲＦ
Ｐｏｗｅｒ３００Ｗ、電極温度６０℃で２分間エッチン
グとする。
2 ガス１５sccm／１３５sccm、圧力２５０mTorr 、ＲＦ
Ｐｏｗｅｒ３００Ｗ、電極温度６０℃で２分間エッチン
グとする。
【００２２】また、このときのエッチングレートは、レ
ジスト膜４が１００００Å／min 、反射防止膜８が１０
００Å／min であるため、２分間で反射防止膜８とレジ
スト膜４とが除去できる。バリア膜２はこのようなエッ
チング条件とは全く異なり、このときはエッチングされ
ない。従って、このエッチングによって、レジスト４と
反射防止膜８が除去された図１（ｄ）に示す構造を得
る。
ジスト膜４が１００００Å／min 、反射防止膜８が１０
００Å／min であるため、２分間で反射防止膜８とレジ
スト膜４とが除去できる。バリア膜２はこのようなエッ
チング条件とは全く異なり、このときはエッチングされ
ない。従って、このエッチングによって、レジスト４と
反射防止膜８が除去された図１（ｄ）に示す構造を得
る。
【００２３】また、このときのＦ系ガスでのエッチング
により、前記Ａｌ合金膜３側壁にできた保護膜は、塩素
をＦに置換してしまうので腐食しない。
により、前記Ａｌ合金膜３側壁にできた保護膜は、塩素
をＦに置換してしまうので腐食しない。
【００２４】前記エッチング後、同じチャンバー内でＲ
ＩＥモードに切り替え（このようにダウンストリームモ
ードからＲＩＥモードに切り替えられるチャンバーは既
存であり、また、連続して同一チャンバー内で行なう方
が自然酸化膜などが発生しないので良好な結果が得られ
る）、そのモードで例えばＣＦ4 ／Ｏ2 ガス４０sccm／
１６０sccm、圧力６００mTorr 、ＲＦＰｏｗｅｒ５００
Ｗ、電極温度６０℃にて１分間エッチングを行なう。そ
うすると前記図１（ｃ）の構造でパターン下部に残って
いるバリア膜２が除去され、図１（ｅ）のような構造と
なる。即ち、バリア膜２までエッチング、パターン化さ
れた構造となる。
ＩＥモードに切り替え（このようにダウンストリームモ
ードからＲＩＥモードに切り替えられるチャンバーは既
存であり、また、連続して同一チャンバー内で行なう方
が自然酸化膜などが発生しないので良好な結果が得られ
る）、そのモードで例えばＣＦ4 ／Ｏ2 ガス４０sccm／
１６０sccm、圧力６００mTorr 、ＲＦＰｏｗｅｒ５００
Ｗ、電極温度６０℃にて１分間エッチングを行なう。そ
うすると前記図１（ｃ）の構造でパターン下部に残って
いるバリア膜２が除去され、図１（ｅ）のような構造と
なる。即ち、バリア膜２までエッチング、パターン化さ
れた構造となる。
【００２５】なお、このときのバリア膜２のエッチング
レートは、２０００Å／min 以上であり、かつバリア膜
２の下層のＢＰＳＧ層１のそのレートは１００Å／min
程度しかないため、１分間のエッチングではそのＢＰＳ
Ｇ層１はエッチングされない。また、反射防止膜８をレ
ジスト４と同時にダウンストリームモードでエッチング
除去しているので、従来方法の説明で見られるバリア膜
２のアンダーカットも発生しない。
レートは、２０００Å／min 以上であり、かつバリア膜
２の下層のＢＰＳＧ層１のそのレートは１００Å／min
程度しかないため、１分間のエッチングではそのＢＰＳ
Ｇ層１はエッチングされない。また、反射防止膜８をレ
ジスト４と同時にダウンストリームモードでエッチング
除去しているので、従来方法の説明で見られるバリア膜
２のアンダーカットも発生しない。
【００２６】
【発明の効果】以上説明したように、本発明のエッチン
グ方法によれば、レジスト膜と反射防止膜とを同時にダ
ウンストリームモードでエッチングするようにしたの
で、工程も減少されるとともに、従来方法に見られるよ
うなバリア膜のアンダーカットも発生せず、極めて信頼
性の高い半導体素子が生産性よく製造できる。
グ方法によれば、レジスト膜と反射防止膜とを同時にダ
ウンストリームモードでエッチングするようにしたの
で、工程も減少されるとともに、従来方法に見られるよ
うなバリア膜のアンダーカットも発生せず、極めて信頼
性の高い半導体素子が生産性よく製造できる。
【００２７】また、Ａｌ合金膜などの腐食も防止でき
る。
る。
【図１】本発明の実施例
【図２】従来例
１ ＢＰＳＧ層 ２ バリア膜 ３ Ａｌ合金膜 ４ レジスト膜 ５ 塩素ガス ６ Ｆ系ガス ７ Ｏ2 ガス ８ 反射防止膜
Claims (1)
- 【請求項１】 半導体基板上にバリアメタル膜、その上
にＡｌまたはＡｌ合金膜、その上に反射防止膜が形成さ
れた構造をエッチングする場合、 （ａ）前記反射防止膜上にレジスト膜を塗布し、該レジ
スト膜をパターニングした後、前記パターニングされた
レジスト膜をマスクにして、前記反射防止膜をエッチン
グする工程、 （ｂ）前記にて形成されたパターンをマスクにして、前
記ＡｌまたはＡｌ合金膜をエッチングする工程、 （ｃ）前記工程までに残った前記レジスト膜および反射
防止膜を、ダウンストリームモードで同時にエッチング
除去する工程、 （ｄ）前記ダウンストリームモードでのエッチング工程
の後、残ったＡｌまたはＡｌ合金膜をマスクにして、前
記バリアメタル膜をＲＩＥモードでエッチングする工
程、 以上の工程を含むことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34117291A JPH05175159A (ja) | 1991-12-24 | 1991-12-24 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34117291A JPH05175159A (ja) | 1991-12-24 | 1991-12-24 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175159A true JPH05175159A (ja) | 1993-07-13 |
Family
ID=18343903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34117291A Pending JPH05175159A (ja) | 1991-12-24 | 1991-12-24 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175159A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354644A (ja) * | 1998-05-11 | 1999-12-24 | Motorola Inc | 集積回路の製造方法 |
| CN102097362A (zh) * | 2009-12-15 | 2011-06-15 | 中芯国际集成电路制造(上海)有限公司 | 掩膜层的形成方法及刻蚀方法 |
| CN103794547A (zh) * | 2012-10-29 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
-
1991
- 1991-12-24 JP JP34117291A patent/JPH05175159A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354644A (ja) * | 1998-05-11 | 1999-12-24 | Motorola Inc | 集積回路の製造方法 |
| CN102097362A (zh) * | 2009-12-15 | 2011-06-15 | 中芯国际集成电路制造(上海)有限公司 | 掩膜层的形成方法及刻蚀方法 |
| CN103794547A (zh) * | 2012-10-29 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4547260A (en) | Process for fabricating a wiring layer of aluminum or aluminum alloy on semiconductor devices | |
| US6500767B2 (en) | Method of etching semiconductor metallic layer | |
| US6268287B1 (en) | Polymerless metal hard mask etching | |
| US5968711A (en) | Method of dry etching A1Cu using SiN hard mask | |
| US6043163A (en) | HCL in overetch with hard mask to improve metal line etching profile | |
| JPH09321023A (ja) | 金属配線の形成方法 | |
| JP3282314B2 (ja) | アルミニウム系金属パターンの形成方法 | |
| US6103630A (en) | Adding SF6 gas to improve metal undercut for hardmask metal etching | |
| JPH05175159A (ja) | 半導体素子の製造方法 | |
| US6077777A (en) | Method for forming wires of semiconductor device | |
| JP3941629B2 (ja) | 金属配線のエッチング方法 | |
| KR100542943B1 (ko) | 반도체 소자의 리페어 식각 방법 | |
| US6548413B1 (en) | Method to reduce microloading in metal etching | |
| JPH11238732A (ja) | 配線構造およびボンディングパッド開口の形成法 | |
| US7205243B2 (en) | Process for producing a mask on a substrate | |
| KR19990057882A (ko) | 반도체 장치 제조 방법 | |
| JPH05275393A (ja) | ドライエッチング方法 | |
| KR100568098B1 (ko) | 금속 패턴 형성 방법 | |
| KR100237025B1 (ko) | 반도체 소자의 금속층 식각 방법 | |
| JPH05206125A (ja) | 半導体装置の製造方法 | |
| KR100575078B1 (ko) | 반도체 소자의 제조방법 | |
| JPH1187321A (ja) | 半導体装置の製造方法 | |
| JPH05129253A (ja) | 半導体装置の製造方法 | |
| JPH02148039A (ja) | レジストパターン形成方法 | |
| JPH0737834A (ja) | 半導体装置の製造方法 |