JPH11354644A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH11354644A
JPH11354644A JP11128112A JP12811299A JPH11354644A JP H11354644 A JPH11354644 A JP H11354644A JP 11128112 A JP11128112 A JP 11128112A JP 12811299 A JP12811299 A JP 12811299A JP H11354644 A JPH11354644 A JP H11354644A
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JP
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dielectric layer
layer
fuse
forming
exposed
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JP11128112A
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English (en)
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L Bauen Karl
カール・エル・バウエン
Kyu Rao Keith
キース・キュー・ラオ
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Motorola Inc
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Abstract

(57)【要約】 【課題】 信頼性の高いフューズ・ウインドウおよび結
合パッドを集積回路内に形成する方法を提供すること。 【解決手段】 フューズ（１６）およびおよびボンディ
ング・パッド（３０）を被覆する第１誘電体層（３２）
は第１エッチ・プロセスでエッチングされる。第１エッ
チ・プロセスは、第１誘電体層（３２）下に設けられの
フューズ（１６）上に設けられた第２誘電体層（２０）
の一部（４０）を露出させる。第１エッチ・プロセス
は、ボンディング・パッド（３０）を形成する反射抑制
膜（２８）の一部を露出させる結合パッド開口（３８）
を形成する。第２エッチ・プロセスは、反射抑制膜（２
８）および第２誘電体層（２０）の一部を同じエッチ・
レートでエッチングし、フューズ(１６)上のフューズ・
ウインドウ（４５）を形成する。第２エッチ・プロセス
により第２誘電体層（２０）のオーバーエッチが抑制さ
れ、下側のフューズ（１６）の露出が防止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に集積回路に関
し、特に、集積回路におけるフューズ・ウインドウおよ
び結合パッド開口を形成する方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】半導
体業界においてポリシリコン、アルミニウム、回折性の
ある材料およびメタル・シリサイド等の高反射性相互接
続材料の使用が広く普及し、集積回路の寸法が小さくな
ってきたことに伴って、フォトリソグラフ・パターニン
グにおける問題が浮上してきている。フォトレジスト・
パターニングにおいて下側に存在するこれらの相互接続
材料から不要な反射が起こり、相互接続フォトレジスト
・パターンおよびその結果の相互接続に不良が生じてし
まう。紫外線および深遠紫外線(deep ultraviolet)の露
光波長を有するフォトリソグラフ・イメージ・ツール(p
hotolithographic imaging tool)を使用してフォトレジ
スト・パターンを生成する場合、この問題はますます深
刻になる。
【０００３】下側の反射性材料からの反射を抑制する１
つの手法は、フォトレジスト・パターニングに先立って
反射抑制膜(anti-reflective coating)を形成すること
である。しかしながら、その反射抑制膜の形成を製造プ
ロセスに組み込む際に問題が生じる。たとえば、チタニ
ウム・ナイトライドの反射抑制膜を使用して形成される
結合パッドは、以後行われるワイヤ・ボンドにおいて結
合が貧弱になってしまう。したがって、ボンディング・
パッドに対するワイヤ・ボンドを行うのに先立って、チ
タニウム・ナイトライドの反射抑制膜を除去しておく必
要がある。しかしながら、このチタニウム・ナイトライ
ドの反射抑制膜を除去することは、逆に、集積回路の他
の部分上におけるフューズ・ウインドウの形成に影響を
与えてしまう。フューズ・ウインドウとボンディング・
パッド開口とが同時に形成される場合、そのフューズ・
ウインドウがオーバーエッチされ、下側のフューズが露
出してしまうのである。チタニウム・ナイトライドの反
射抑制膜は、フューズを被覆する誘電体層をエッチング
するときよりも非常に遅い速度でエッチングされるから
である。フューズが露出すると集積回路の信頼性に影響
を与えてしまう。なぜなら、フューズが露出している場
合、特に、集積回路がアルミニウム・フューズを使用し
ている場合、そのフューズが侵食されてしまうためであ
る。
【０００４】したがって、信頼性の高いフューズ・ウイ
ンドウおよび結合パッドを集積回路内に形成する方法が
望まれる。
【０００５】
【実施例】図１ないし７は本発明の一実施例による各工
程における装置の断面図である。図１は半導体基板１
２，誘電体層１４，フューズ１６および導電性相互接続
部１８から成る集積回路構造の一部分１０を示す。一実
施例にあっては、半導体基板１２は単結晶シリコン基板
である。他の実施例にあっては、半導体基板１２をシリ
コン・オン・インシュレータ基板、シリコン・オン・サ
ファイア基板等とすることも可能である。
【０００６】一実施例にあっては、誘電体層１４は、ソ
ース・ガスとしてＴＥОＳを使用して形成されたプラズ
マ・デポジションされた酸化物の層である。あるいは、
誘電体層１４を、シリコン・ナイトライド層、ＰＳＧ
層、ＢＰＳＧ層、ＳОＧ層、シリコン・オキシナイトラ
イド層、ポリイミド層、低誘電率絶縁体又はこれらの組
み合わせ等とすることも可能である。誘電体層１４は、
既存のプラズマ・デポジション技術、化学蒸着技術(CV
D)、スピン・オン・コーティング技術又はこれらの組み
合わせ等により堆積される。
【０００７】一実施例にあっては、フューズ１６および
導電性相互接続部１８は、アルミニウム層(Al)、アルミ
ニウム・シリコン層(AlSi)、アルミニウム銅(AlCu)、ア
ルミニウム銅シリコン(AlCuSi)等のアルミニウムから成
る導電層を誘電体層１４上に堆積することにより形成さ
れる。導電層はその後パターニングされ、フューズ１６
および導電性相互接続部１８が形成される。他の実施例
にあってはフューズ１６および導電性相互接続部１８
を、ポリシリコン、ポリサイド(polyside)、銅等の他の
導電性の層を使用して形成することも可能である。さら
に、フューズ１６および導電性相互接続部１８を、異な
る材料で形成することも可能である。例えば、フューズ
１６をアルミニウムから成る導電層を使用して形成し、
導電性相互接続部１８を銅の導電層を使用して形成する
ことも可能であり、この場合、２つの個別のデポジショ
ンおよびパターニングの工程によりフューズ１６および
導電性相互接続部１８を形成することになる。フューズ
１６および導電性相互接続部１８は、スパッタリング、
化学蒸着(CVD)、プレーティング(plating)又はこれらの
組み合わせ等の既存の堆積技術、プラズマ・エッチン
グ、ケミカル・メカニカル・ポリシング又はこれらの組
み合わせ等の既存のパターニング技術を使用して形成す
ることが可能である。
【０００８】フューズ１６および導電性相互接続部１８
は、半導体基板１２上に形成される半導体デバイス（図
示せず)に電気的に接続される。
【０００９】図２では、フューズ１６および導電性相互
接続部１８上に誘電体層２０が形成されている。一実施
例にあっては、誘電体層２０は、ソース・ガスとしてＴ
ＥОＳを使用して形成されるプラズマ・デポジション酸
化物の層である。他の実施例にあっては、誘電体層２０
を、シリコン・ナイトライド層、ＰＳＧ層、ＢＰＳＧ
層、ＳОＧ層、シリコン・オキシナイトライド層、ポリ
イミド層、低誘電率絶縁体又はこれらの組み合わせとす
ることも可能である。誘電体層２０は、既存のプラズマ
・デポジション技術、化学蒸着技術、スピン・オン・コ
ーティング技術又はこれらの組み合わせを使用して堆積
される。デポジションの後、誘電体層２０は、プラズマ
・エッチング、ケミカル・メカニカル・ポリシング又は
これらの組み合わせ等の既存の技術を使用して平坦化さ
れる。
【００１０】図３では、誘電体層２０の一部分内に開口
２２が形成され、導電性相互接続部１８の一部が露出し
ている。導電性プラグ２４は、図３に示すような開口２
２内に形成される。導電性プラグ２４は既存の技術を使
用して形成される。例えば、チタニウム、チタニウム・
ナイトライド又はこれらの組み合わせ等のチタニウムか
ら成る層を開口２２内に堆積し、そのチタニウムから成
る導電層を被覆するタングステン層を形成することによ
り、導電性プラグ２４を形成することが可能である。タ
ングステン層およびチタニウムから成る導電層の一部
は、その後除去され、導電性プラグ２４が形成される。
ケミカル・メカニカル・ポリシング、プラズマ・エッチ
ング又はこれらの組み合わせ等を使用して導電性プラグ
２４を形成することが可能である。
【００１１】図４では、誘電体層２０の一部を被覆して
ボンディング・パッド３０が形成されている。ボンディ
ング・パッド３０は、導電性の層２６を被覆する反射抑
制膜２８から成る。一実施例にあっては、ボンディング
・パッド３０は、アルミニウム層(Al)、アルミニウム・
シリコン層(AlSi)、アルミニウム銅層(AlCu)、アルミニ
ウム銅シリコン層(AlCuSi)等のアルミにムから成る導電
層を誘電体層１４上に堆積し、チタニウム・ナイトライ
ド層、チタニウム・タングステン層等のチタニウムから
成る反射抑制膜をそのアルミニウムから成る導電層上に
堆積することにより形成される。その後チタニウムから
成る反射抑制膜およびアルミニウムから成る導電層をパ
ターニングし、ボンディング・パッド３０を形成する。
他の実施例にあっては、銅の層のような他の導電層およ
びシリコン・ナイトライド、シリコン・オキシナイトラ
イドの層のような他の反射抑制膜を使用してボンディン
グ・パッド３０を形成することも可能である。スパッタ
リング、化学蒸着、プレーティング又はこれらの組み合
わせのような既存のデポジション技術およびプラズマ・
エッチング、ケミカル・メカニカル・ポリシング又はこ
れらの組み合わせのような既存のパターニング技術を使
用して、ボンディング・パッド３０を形成することも可
能である。図４に示すように、ボンディング・パッド３
０は導電性プラグ２４を介して導電性相互接続部１８に
電気的に短絡される。しかしながら、ボンディング・パ
ッド３０を開口２２を通じて導電性相互接続部１８に直
接コンタクトさせることも可能である。この場合、導電
性プラグ２４は開口２２内に形成されないであろう。
【００１２】図５では、フューズ１６およびボンディン
グ・パッド３０上に誘電体層３２が形成されている。一
実施例にあっては、誘電体層３２は、リン・ドープ二酸
化シリコンの層上にシリコン・ナイトライド層を設けた
層から成る複合層である。他の実施例にあっては、誘電
体層３２は、リン・ドープ二酸化シリコン層、リン・ド
ープ二酸化シリコン、シリコン・ナイトライド、シリコ
ン・オキシナイトライド等の層上に設けられたシリコン
・オキシナイトライド層の複合層とすることも可能であ
る。
【００１３】その後パターニングされたポリイミド層３
４が誘電体層３２上に形成される。図５に示されている
ように、パターニングされたポリイミド３４は、フュー
ズ１６上の開口３５およびボンディング・パッド３０上
の開口３７を有する。一実施例にあっては、パターニン
グされたポリイミド層３４は、フォトイメージ可能(pho
toimagible)であり、既存の露光および現像技術を使用
してパターニングされる。他の実施例にあっては、パタ
ーニングされたポリイミド層３４を、フォトイメージ可
能でないポリイミドを使用して形成することも可能であ
り、この場合、ウエット・エッチング、プラズマ・エッ
チング又はこれらの組み合わせのような既存のエッチン
グ技術を使用してパターニングが行われるであろう。
【００１４】図６では、パターニングされたポリイミド
３４はエッチ・マスクとして使用され、誘電体層３２が
エッチングされ、フューズ１６上の開口３６およびボン
ディング・パッド３０上のボンディング・パッド開口３
８が形成される。図６に示すように、このエッチ・プロ
セスにより、誘電体層２０の一部４０が開口３６内で露
出し、反射抑制膜２８の一部４２がボンディング・パッ
ド開口３８内で露出する。すなわち、このエッチング・
プロセスにより、ボンディング・パッド開口３８におい
て誘電体層３２が反射抑制膜２８まで選択的にエッチン
グされるが、導電層２６はこのエッチング・プロセスに
よっては露出しない。一実施例にあっては、ＭＸＰエッ
チ・チャンバを有するApplied Material Centuraの磁気
増進反応性イオン・エッチ(MERIE: magnetically enhan
ced reactive ion etch)システムにより、誘電体層３２
が反射抑制膜２８まで選択的にエッチングされる。反射
抑制膜２８がチタニウム・ナイトライドから成り、誘電
体層３２がリン・ドープ二酸化シリコン層上に設けられ
たシリコン・ナイトライド層から成る特定の実施例にあ
っては、チタニウム・ナイトライドに対する選択率は、
上記エッチ・システムにおいて約１０：１（反射抑制膜
より約１０倍早く誘電体層３２がエッチングされる）で
ある。この場合における各条件は、カーボン四フッ化物
(carbon tetrafluoride)(CF4)フロー・レートが約１０
０sccmであり、反応炉の圧力が約２００millitorr であ
り、ＲＦパワーが約９５０wattsであり、バックサイド
・ヘリウムの圧力が約８torrである。
【００１５】図７では、反射抑制膜２８の露出した部分
４２および誘電体層２０の露出した部分４０がエッチン
グされ、導電層２６の一部分４４が露出し、フューズ１
６上のフューズ・ウインドウ４５が形成される。図７に
示すように、このエッチ・プロセスは、フューズ１６上
の誘電層２０の一部分４６を残す。すなわち、このエッ
チ・プロセスでは、露出した部分４２および露出した部
分４０が同時に同じ速度でエッチングされる。一実施例
にあっては、露出した部分４２におけるエッチ・レート
は約４００オングストローム／分ないし約６００オング
ストローム／分の範囲内にあり、露出した部分４０のエ
ッチ・レートは露出した部分４２のエッチ・レートの２
０パーセント内にある。反射抑制膜２８がチタニウム・
ナイトライド層から成り、誘電体層２０がプラズマ・デ
ポジション酸化物の層から成る特定の実施例にあって
は、Gasonics のダウンストリーム・マイクロ波エッチ
・システムを使用してチタニウム・ナイトライドおよび
プラズマ・デポジション酸化物の両者を、約５００オン
グストローム／分の速度でエッチングすることが可能で
あり、この場合の各条件は、カーボン四フッ化物(CF4)
フロー・レートが約２００sccmであり、酸素のフロー・
レートが約１２５０sccmであり、反応炉の圧力が約１７
５０millitorr であり、ＲＦパワーが約１０００watts
であり、このエッチ・プロセスの間そのパワーは約５秒
間パルス印加され約１秒間オフされる。したがって、こ
の特定の実施例にあっては、チタニウム・ナイトライド
およびプラズマ・デポジション酸化物の間で約１：１の
選択率が可能になる。
【００１６】一実施例にあっては、その後パターニング
されたポリイミド層３４は、露出された部分４２および
露出された部分４０がエッチングされた後で窒素より成
る雰囲気において、約５時間の間摂氏約３５０度で硬化
(cure)される。導電層２６の露出した部分４４は、酸素
から成るプラズマに晒され、導電層２６表面の残留フッ
化物が除去され、ボンディング・パッド３０およびその
ボンディング・パッド３０に結合される以後のワイヤ・
ボンディングとの間の結合が強化される。誘電体層２０
の他の部分４６を介してレーザ光が照射され、フューズ
１６が吹き飛ばされ（溶断され）、集積回路の特性が調
整またはプログラムされる。さらに、ワイヤ・ボンドが
ボンディング・パッド３０に対して行われる。
【００１７】本発明によりワイヤがボンディング・パッ
ド３０に信頼性高く結合されるのは、反射抑制膜２８の
一部分４２がワイヤ・ボンディングに先立って除去され
るためである。さらに、本発明によりフューズも信頼性
高く形成されるのは、部分４２を除去するために使用さ
れるエッチ・プロセスが、フューズ１６上の誘電体層２
０の一部分４６を残しているためである。これにより、
フューズ１６は外部環境に晒されず、フューズの侵食が
抑制される。さらに、厚みを制御して誘電体層をフュー
ズ１６上に残しておくので、ダイごとにおよびウエファ
ごとにフューズ１６を信頼性高く吹き飛ばす（溶断す
る）ことが可能になる。
【００１８】以上により、本発明に係る集積回路におけ
るフューズ・ウインドウおよびボンディング・パッド開
口を形成する方法が提供された。本発明を特定の実施例
に関連して説明してきたが、これは本発明がこれら特定
の実施例に限定される主旨ではない。当業者は本発明の
精神から逸脱することなく様々な変形を行うことが可能
である。
【図面の簡単な説明】
【図１】図１は本発明の一実施例による工程における装
置の断面図である。
【図２】図２は本発明の一実施例による工程における装
置の断面図である。
【図３】図３は本発明の一実施例による工程における装
置の断面図である。
【図４】図４は本発明の一実施例による工程における装
置の断面図である。
【図５】図５は本発明の一実施例による工程における装
置の断面図である。
【図６】図６は本発明の一実施例による工程における装
置の断面図である。
【図７】図７は本発明の一実施例による工程における装
置の断面図である。
【符号の説明】
１０ 集積回路の一部分 １２ 半導体基板 １４ 誘電体層 １６ フューズ １８ 導電性コンタクト ２０ 誘電体層 ２２ 開口 ２４ 導電性プラグ ２６ 導電層 ２８ 反射抑制膜 ３０ ボンディング・パッド ３２ 誘電体層 ３４ パターニングされたポリイミド層 ３５，３６，３７，３８ 開口

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 集積回路を製造する方法であって：半導
    体基板を準備する段階；前記半導体基板上に第１導電層
    を形成する段階；前記第１導電層の一部を除去してフュ
    ーズおよび導電性接続部を規定する段階；前記フューズ
    および前記導電性接続部上に第１誘電体層を形成する段
    階；第２導電層上の反射抑制膜から成り、前記導電性接
    続部に電気的に短絡されるボンディング・パッドを前記
    第１誘電体層上に形成する段階；前記フューズおよび前
    記ボンディング・パッド上に第２誘電体層を形成する段
    階；前記第１誘電体層および前記反射抑制膜の一部を露
    出させるため、第１エッチング・プロセスにより前記第
    ２誘電体層をエッチングする段階であって、前記第１誘
    電体層の露出する部分は前記フューズ上に位置し、前記
    第２導電層は前記第１エッチング・プロセスによっては
    露出しないところの段階；および前記フューズ上の第１
    誘電体層の少なくとも一部を残し、前記第２導電層の一
    部を露出させるため、第２エッチング・プロセスにより
    前記反射抑制膜および前記第１誘電体層の露出した部分
    をエッチングする段階であって、前記反射抑制膜の露出
    した部分は第１エッチング・レートでエッチングされ、
    前記第１誘電体層の露出した部分は第２エッチング・レ
    ートでエッチングされ、前記第１および第２エッチング
    ・レートは実質的に等しいところの段階；より成ること
    を特徴とする方法。
  2. 【請求項２】 集積回路を製造する方法であって：半導
    体基板を準備する段階；前記半導体基板上に第１誘電体
    層を形成する段階；アルミニウムから成るフューズを前
    記第１誘電体層上に形成する段階；前記フューズ上に第
    ２誘電体層を形成する段階；導電層上のチタニウム・ナ
    イトライドから成るボンディング・パッドを前記第２誘
    電体層上に形成する段階；前記フューズおよび前記ボン
    ディング・パッドを第３誘電体層上に形成する段階；前
    記第２誘電体層および前記チタニウム・ナイトライド層
    の一部を露出させるため前記第３誘電体層をエッチング
    する段階であって、前記第２導電層の露出する部分は前
    記フューズ上に位置するが、前記導電層は露出されない
    ところの段階；および前記チタニウム・ナイトライド層
    および前記第２誘電体層の露出した部分をエッチングす
    る段階であって、前記導電層の一部を露出させ、前記フ
    ューズ上の前記第２誘電体層の一部を残し、前記チタニ
    ウム・ナイトライドの露出した部分は第１エッチ・レー
    トでエッチングされ、前記第２誘電体層の露出した部分
    は第２エッチ・レートでエッチングされ、前記第１およ
    び第２エッチ・レートは実質的に等しいところの段階；
    より成ることを特徴とする方法。
  3. 【請求項３】 集積回路を製造する方法であって：半導
    体基板を準備する段階；前記半導体基板上にフューズを
    形成する段階；前記フューズ上に誘電体層を形成する段
    階；前記誘電体層上の反射防止膜から成るボンディング
    ・パッドを前記誘電体層上に形成する段階；および前記
    反射抑制膜および前記誘電体層の一部をエッチングする
    段階であって、前記フューズ上の前記誘電体層の一部を
    残し、前記導電層の一部を露出させ、前記反射抑制膜は
    第１エッチ・レートでエッチングされ、前記誘電体層は
    第２エッチ・レートでエッチングされ、前記第１および
    第２エッチ・レートは実質的に等しいところの段階；；
    より成ることを特徴とする方法。
  4. 【請求項４】 集積回路を製造する方法であって：半導
    体基板を準備する段階；前記半導体基板上にフューズを
    形成する段階；前記フューズ上に誘電体層を形成する段
    階；前記誘電体層上の反射防止膜から成るボンディング
    ・パッドを前記誘電体層上に形成する段階；およびダウ
    ンストリーム・エッチ・システムを使用して前記反射抑
    制膜および前記誘電体層の一部をエッチングする段階で
    あって、前記フューズ上の前記誘電体層の一部を残し、
    前記導電層の一部を露出させ、前記反射抑制膜は第１エ
    ッチ・レートでエッチングされ、前記誘電体層は第２エ
    ッチ・レートでエッチングされ、前記第１および第２エ
    ッチ・レートは実質的に等しいところの段階；；より成
    ることを特徴とする方法。
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