KR100681676B1 - 반도체 소자의 패드 형성 방법 - Google Patents

반도체 소자의 패드 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패드 형성 방법에 관한 것이다. 패드 식각은 퓨즈 위에 적정 두께의 산화막을 남겨야 하기 때문에 공정 여유도가 적은 공정이다. 이러한 이유로 패드 식각을 적게 하면 퓨즈 상부의 산화막은 많이 남길 수 있으나, 패드 위에 반사 방지막 물질인 질화티타늄이 남는 문제가 있다. 또한, 패드 식각을 많이 하면 퓨즈 상부의 산화막이 식각되어 퓨즈가 대기 중에 노출되어서 부식되는 문제가 있다. 이러한 문제를 해결하기 위해 본 발명은 패드 식각 이후 산소 및 메탄 가스를 이용하는 에싱 공정으로 감광막 및 패드 상부의 반사 방지막 물질인 질화티타늄을 제거함으로써, 퓨즈가 대기 중에 노출되어 부식되는 것을 방지할 수 있어 반도체 수율을 향상시킬 수 있다. 또한, 감광막 제거 또는 패드 표면의 폴리머 제거 공정인 에싱 공정에서 반사 방지막으로 사용하는 질화티타늄의 제거도 일괄 공정으로 진행되기 때문에 공정을 단순화시킬 수 있다.
패드(Pad), 패드 식각, 퓨즈(Fuse), 퓨즈 부식, 반사 방지막(Anti Reflective Coating), 질화티타늄(TiN)

Description

반도체 소자의 패드 형성 방법{Method for Forming Pad in Semiconductor Device}
도 1은 기존의 패드 형성 방법에 의해 형성된 패드를 나타낸 단면도이다.
도 2 내지 도 6은 본 발명에 따른 패드 형성 방법을 나타낸 단면도들이다.
도 7은 산화막과 질화티타늄에 대한 테스트 식각 결과를 나타낸 표이다.
도 8은 기판 표면에 대한 오제 표면 분석 결과를 나타낸 그래프이다.
<도면에 사용된 참조 번호의 설명>
10: 기판 11: 제1 장벽금속층
12a: 상부 금속 배선 12b: 퓨즈
13: 제1 반사 방지막 14: 제1 산화막
15: 비아홀 15a: 비아
16: 제2 장벽 금속층 17: 패드
18: 제2 반사 방지막 19: 제2 산화막
20: 질화막 21: 제3 감광막
본 발명은 반도체 소자의 패드에 관한 것으로서, 좀 더 구체적으로는 패드 식각 후에 에싱 공정을 이용하여 퓨즈 상부의 산화막은 남기면서 패드 위에 형성된 질화티타늄을 제거함으로써, 퓨즈 금속 배선을 보호할 수 있는 반도체 소자의 패드 형성 방법에 관한 것이다.
반도체 소자는 내부에 여러 가지 기능을 갖는 내부 회로를 포함하고 있다. 내부 회로는 외부 시스템과 전기적으로 연결이 되어야 그 기능을 제대로 발휘하게 된다. 이와 같이 반도체 소자의 내부 회로를 외부 시스템과 전기적으로 연결시키기 위하여 반도체 소자는 그 표면에 다수개의 패드(Pad)들을 구비한다.
패드는 예컨대 알루미늄(Al)으로 이루어진 외부 접속용 단자로서, 금선(gold wire) 또는 솔더 범프(solder bump) 등을 통하여 외부 시스템과 와이어 본딩(Wire Bonding) 되거나 플립 칩 본딩(flip chip bonding)된다.
한편, 반도체 소자의 주변 영역(Periphery region)에 퓨즈(Fuse)가 형성되는 경우가 있다. 반도체 소자의 일부 셀(Cell)에 불량이 발생하였을 경우, 퓨즈를 이용하여 문제가 있는 부분의 연결을 끊고 정상 셀 만으로 동작하는 칩을 만들 수 있다.
이러한 퓨즈는 퓨즈 식각 공정에서 셀 내부의 문제 부분을 회로상에서 끊어 주기 위하여 퓨즈 배선을 대기 중에 노출시켜야 하나, 퓨즈가 대기 중에 노출되면 부식됨으로 퓨즈 위에 산화막을 남겨야 한다. 그러나, 기존의 퓨즈 식각의 경우, 패드 식각과 동시에 진행되면서 퓨즈 위에 적정 두께의 산화막을 남겨야하기 때문에 공정 여유도(margin)가 적다. 이러한 이유로 식각을 적게 하면, 도 1에 도시된 바와 같이, 퓨즈(12b) 상부의 산화막(14)은 많이 남길 수 있으나, 패드(17) 위에 반사 방지막(Anti Reflective Coating, 18) 물질인 질화티타늄(TiN)이 남는 문제가 있다.
반사 방지막(18)으로 사용한 질화티타늄이 잔존할 경우, 와이어 본딩을 할 때에 접착력이 떨어짐은 물론 패드의 얼룩(discolor, 도시되지 않았음) 문제가 생기게 된다. 또한 패드(17)로 이용되는 알루미늄(Al)/구리(Cu) 합금과의 전기음성도 차에 의해 갈바니 부식(galvanic corrosion) 문제가 야기된다. 또한, 이와는 반대로 패드(17) 식각을 할 때에 식각 시간이 길어질수록 퓨즈(12b) 상부의 산화막(14)이 식각되어 퓨즈(12b)가 대기 중에 노출되어서 부식되는 문제가 있다.
본 발명의 목적은 패드 식각 중에 퓨즈가 드러나면서 발생하는 불량들을 방지하기 위해서 패드 식각 이후 에싱 공정을 이용하여 퓨즈 상부에 산화막을 남기면서 패드 위에 형성된 질화티타늄을 제거하여 퓨즈를 보호할 수 있는 반도체 소자의 패드를 형성하는 방법을 제공하는 것이다.
본 발명의 반도체 소자의 패드 형성 방법 기판 또는 하부 금속 배선 위에 상부 금속 배선 및 퓨즈를 형성하는 단계와, 상부 금속 배선 및 퓨즈가 형성된 기판 위에 제1 산화막을 형성하는 단계와, 제1 산화막를 선택적으로 식각하여 상부 금속 배선의 상부에 비아홀을 형성하고, 비아홀에 비아를 형성하는 단계와, 비아가 형성된 기판 위에 제2 금속층 및 제2 반사 방지막을 형성하고, 사진 식각 공정을 이용 하여 제2 금속층, 제2 반사 방지막을 선택적으로 식각하여 비아의 상부에 패드를 형성하는 단계와, 패드가 형성된 기판 위에 제2 산화막 및 질화막을 형성하고, 사진 공정을 이용하여 제3 감광막으로 질화막 및 제2 산화막을 선택적으로 식각하여 패드가 드러나도록 패드 식각을 하는 단계와, 제3 감광막 및 제2 반사 방지막을 에싱 공정에서 산소 및 메탄 가스를 이용하여 제거하는 단계를 포함한다.
실시예
이하 도면을 참조로 본 발명의 실시예에 대해 설명한다.
도 2 내지 도 6은 본 발명에 따른 패드 형성 방법을 나타내는 단면도들이다.
도 2를 참조하면, 기판(10) 또는 하부 금속 배선 위에 제1 장벽금속층(11), 제1 금속층(12a, 12b) 및 제1 반사 방지막(ARC, 13)을 형성한다. 여기서, 제1 장벽금속층(11)은 예컨대 질화티타늄(TiN)/티타늄(Ti)의 이중막으로 형성하고, 제1 금속층(12a, 12b)은 예컨대 알루미늄(Al)/구리(Cu) 합금으로 형성한다. 또한, 제1 반사 방지막(13)은 예컨대 질화티타늄(TiN)으로 형성한다.
다음으로, 통상적인 사진 식각 공정을 이용하여 제1 감광막 마스크(도시되지 않았음)로 제1 장벽금속층(11), 제1 금속층(12a, 12b), 제1 반사 방지막(13)을 선택적으로 식각하여 상부 금속 배선(12a) 및 퓨즈(12b)를 형성한다.
다음으로, 도 3에 도시된 바와 같이, 상부 금속 배선(12a) 및 퓨즈(12b)가 형성된 기판 위에 제1 산화막(SiO2, 14)을 형성한다. 여기서, 제1 산화막(14)은 층간 절연막으로서 예컨대 PE-TEOS(Plasma Enhanced Tetraethylorthosiligate)를 이 용하여 형성한다.
이후, 제1 산화막(14)를 선택적으로 식각하여 상부 금속 배선(12a) 상부에 비아홀(15)을 형성하고, 비아홀(15)에 비아(15a)를 형성한다. 비아(15a)는 텅스텐으로 형성한다.
다음으로, 도 4에 도시된 바와 같이, 기판(10) 위에 제2 장벽금속층(16), 제2 금속층(17) 및 제2 반사 방지막(18)을 형성한다. 여기서, 제2 장벽금속층(16)은 예컨대 질화티타늄/티타늄의 이중막으로 형성하고, 제2 금속층(17)은 예컨대 알루미늄/구리 합금으로 형성한다. 또한, 제2 반사 방지막(18)은 예컨대 질화티타늄으로 형성한다.
다음으로, 통상적인 사진 식각 공정을 이용하여 제2 감광막 마스크(도시되지 않았음)로 제2 장벽금속층(16), 제2 금속층(17) 및 제2 반사 방지막(18)을 선택적으로 식각하여 비아(15) 상부에 패드(17)를 형성한다.
다음으로, 패드(17)가 형성된 기판(10) 위에 패시베이션 층(Passivation Layer)으로 사용되는 제2 산화막(19) 및 질화막(Si3N4, 20)을 형성한다. 제2 산화막(19)은 예컨대 PE-TEOS를 이용하여 형성한다.
이후, 도 5에 도시된 바와 같이, 사진 공정을 이용하여 제3 감광막 마스크(21)로 질화막(20) 및 제2 산화막(19)을 선택적으로 식각하여 패드(17)가 드러나도록 패드 식각한다. 이때, 패드(17) 상부에 있는 제2 반사 방지막(18)이 일부 식각되고, 퓨즈(12b) 상부에 있는 제1 산화막(14)도 일부 식각된다.
다음으로, 도 6에 도시된 바와 같이, 에싱 공정에서 산소(O2) 및 메탄(CH4) 가스를 이용하여 제3 감광막(21) 및 제2 반사 방지막(18)으로 사용된 질화티타늄을 제거하여 패드 공정을 완성한다. 이때, 상대적으로 낮은 압력과 높은 온도에서 산소 가스에 메탄 가스를 첨가하는 에싱 조건으로 제3 감광막(21), 패드 표면의 폴리머(도시되지 않았음) 및 패드(17) 상부에 잔존하는 질화티타늄(18)을 제거한다.
에싱 공정의 조건은 가스 유량을 산소는 12000sccm, 메탄은 800 ~ 1000sccm으로 하고, 압력을 5 ~ 10T, 파워를 600 ~ 900W, 챔버 온도를 250 ~ 300℃로 한다. 또는, 에싱 공정 조건을 2 단계(step)로 진행할 수 있다. 에싱 공정 조건은 제1 단계는 파워를 500 ~ 700W, 압력을 7 ~ 13T, 챔버 온도를 250 ~ 300℃로 하고, 산소 유량을 10000 ~ 15000sccm으로 한다. 제2 단계는 파워를 800 ~ 1000W, 압력을 5 ~ 10T, 챔버 온도를 250 ~ 300℃로 하고, 가스 유량은 메탄을 500 ~ 1000sccm, 산소를 5000 ~ 10000sccm으로 한다. 이때, 퓨즈(12b) 상부의 제1 산화막(14)을 적정 두께(1000 ~ 3000 Å)로 남길 수 있다.
에싱 공정에서 산소 가스에 메탄 가스를 첨가함으로써, 질화티타늄(18)의 식각 속도를 향상시킴과 동시에 퓨즈(12b) 상부의 제1 산화막(14)의 식각 속도를 낮출 수 있다. 이에 따라, 퓨즈(12b) 상부의 제1 산화막(14)과 패드(17) 상부의 제2 반사 방지막(18)인 질화티타늄의 선택비가 향상되면서, 에싱 공정을 통해 질화티타늄(18)은 모두 제거되지만, 퓨즈(12b) 상부의 제1 산화막(14)은 식각되지 않는다. 제1 산화막(14)에 의해 퓨즈(12b)가 드러나지 않기 때문에 퓨즈(12b)의 부식 등의 불량을 방지할 수 있어 반도체 수율을 향상시킬 수 있다.
다음은 본 발명의 에싱 공정에서 사용한 가스의 비를 달리하여 반사 방지막(18)으로 사용하는 질화티타늄과 층간 절연막으로 사용하는 제1 산화막(14)과의 식각 선택비를 비교하였다. 이때 제1 산화막(14)은 TEOS를 이용하였다.
도 7은 각 테스트 그룹(Test Group) 별 산화막과 질화티타늄의 식각 결과를 나타낸 것이다. 챔버 압력, 메탄 유량, 파워를 변화시켜 측정하였다. 이 결과를 통해 산화막의 식각 율에 영향을 주는 변수는 압력이고, 질화티타늄에 영향을 주는 변수는 메탄의 유량임을 알 수 있다.
위 결과로부터 패드 식각 후 질화티타늄 제거를 위한 최적 조건으로, 압력을 낮추고 메탄의 유량을 조절하는 것이 바람직함을 알 수 있다. 여기서, 조건은 파워를 900W, 압력을 7T, 온도를 270℃으로 하고, 가스를 메탄이 800sccm, 산소가 9000sccm으로 선택하였다. 이 조건으로 패드 식각 이후에 에싱 공정을 진행하였을 때, 산화막의 식각 속도는 28Å/min 이었다. 또한, 도 8과 같이, 잔존하는 질화티타늄을 확인하기 위한 오제(Auger) 표면분석 결과를 보면 질화티타늄이 모두 제거되었음을 알 수 있다.
본 발명에 따르면, 패드 식각 이후의 에싱 공정에서 산소와 메탄 가스를 사용하여 산화물에 대한 질화티타늄의 식각 속도를 향상시켜 퓨즈 식각의 공정 여유도를 향상시키고 퓨즈를 드러나게 하지 않음으로써 반도체 수율을 향상시킬 수 있다.
또한, 본 발명에 따르면, 퓨즈 상부에 일정 두께의 산화막이 존재하기 때문에 푸즈가 노출되는 것이 방지되므로 푸즈가 부식되는 것을 방지할 수 있다.
또한, 감광막 제거 또는 패드 표면의 폴리머 제거 공정인 에싱 공정에서 반사방지막으로 사용하는 질화티타늄의 제거도 일괄 공정으로 진행되기 때문에 공정을 단순화시킬 수 있다.
발명의 바람직한 실시예에 대해 개시하였으며, 비록 특정 용어들이 사용되었으나 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 이 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (5)

  1. 기판 또는 하부 금속 배선 위에 상부 금속 배선 및 퓨즈를 형성하는 단계와,
    상기 상부 금속 배선 및 상기 퓨즈가 형성된 상기 기판 위에 제1 산화막을 형성하는 단계와,
    상기 제1 산화막를 선택적으로 식각하여 상기 상부 금속 배선의 상부에 비아홀을 형성하고, 상기 비아홀에 비아를 형성하는 단계와,
    상기 비아가 형성된 상기 기판 위에 제2 금속층 및 제2 반사 방지막을 형성하고, 사진 식각 공정을 이용하여 상기 제2 금속층, 상기 제2 반사 방지막을 선택적으로 식각하여 상기 비아의 상부에 패드를 형성하는 단계와,
    상기 패드가 형성된 상기 기판 위에 제2 산화막 및 질화막을 형성하고, 사진 공정을 이용하여 제3 감광막으로 상기 질화막 및 상기 제2 산화막을 선택적으로 식각하여 상기 패드가 드러나도록 패드 식각을 하는 단계와,
    상기 제3 감광막 및 상기 제2 반사 방지막을 에싱 공정에서 산소 및 메탄 가스를 이용하여 제거하는 단계를 포함하는 반도체 소자의 패드 형성 방법.
  2. 제1항에서,
    상기 제1 산화막 및 상기 제2 산화막은 층간 절연막으로서, TEOS로 형성하는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  3. 제1항에서,
    상기 제2 반사 방지막은 질화티타늄으로 형성하는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  4. 제1항에서,
    상기 에싱 공정에서 상기 산소 가스는 10000 ~ 15000sccm, 상기 메탄 가스는 800 ~ 1000sccm으로 하고, 압력을 5 ~ 10T, 파워를 600 ~ 900W 및 챔버 온도를 250 ~ 300℃로 하는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  5. 제1항에서,
    상기 에싱 공정의 조건을 2 단계로 진행하여, 제1 단계는 파워를 500 ~ 700W, 압력을 7 ~ 13T, 챔버 온도를 250 ~ 300℃ 및 산소 유량을 10000 ~ 15000sccm으로 하고, 제2 단계는 파워를 800 ~ 1000W, 압력을 5 ~ 10T, 챔버 온도를 250 ~ 300℃ 및 가스 유량은 메탄을 500 ~ 1000sccm, 산소를 5000 ~ 10000sccm으로 하는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
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