KR100754895B1 - 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치 및 그 형성 방법이 제공된다. 반도체 기판 상에 본딩 패드 및 퓨즈를 포함하는 층간절연막이 형성된다. 상기 층간절연막 상의 소정 영역에 유기 보호막이 형성된다. 상기 유기 보호막을 식각 마스크로 사용하여 상기 층간절연막을 패터닝하여 상기 본딩 패드 및 상기 퓨즈를 노출시키는 패드 오프닝 및 퓨즈 오프닝이 형성된다. 상기 유기 보호막이 형성된 기판을 덮는 퓨즈 보호막이 형성된다. 상기 퓨즈 보호막을 패터닝하여 상기 본딩 패드가 노출된다.
본딩 패드, 퓨즈, 오프닝, 유기 보호막, 퓨즈 보호막

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래 기술에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이다.
도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 흐름도이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110 : 반도체 기판 120 : 퓨즈
130 : 제1 층간절연막 140 : 본딩패드
150 : 제2 층간절연막 160 : 유기 보호막
163 : 패드 오프닝 166 : 퓨즈 오프닝
170 : 퓨즈 보호막
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 본딩 패드 및 퓨즈를 포함하는 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치는 기판에 형성된 복수의 단위소자들과, 디자인된 레이아웃에 따라 상기 단위소자들을 전기적으로 연결하는 배선을 포함한다. 일반적으로 반도체 장치는 고유 기능을 수행하기 위하여 전원 및 전기적 신호를 입력 또는 출력하기 위한 패드들과, 전기적 테스트에서 불량으로 판단된 모듈 또는 단위소자를 예비회로로 전환하기 위한 퓨즈들을 갖는다.
도 1은 종래 기술에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이다. 도 1을 참조하면, 반도체 기판(10) 상에 퓨즈(20) 및 본딩 패드(40)를 갖는 층간절연막(50)이 위치한다. 층간절연막(50) 상에 유기 보호막(60)이 위치한다. 본딩 패드(40) 상에 패드 오프닝(63)이 위치하고, 퓨즈(20) 상에 퓨즈 오프닝(66)이 위치한다. 이와 같은 종래의 반도체 장치에서는 퓨즈(20)와 유기 보호막(60)이 노출된다. 이는 다음과 같은 문제점들을 야기할 수 있다.
첫째, 퓨즈가 노출되기 때문에 퓨즈의 절단에 의해 발생한 파티클 등이 브릿지역할을 하여 퓨즈 간 단락이 발생할 수 있다. 또, 수분의 침투로 퓨즈가 부식될 수 있다.
둘째, 반도체 장치 제조 후 웨이퍼를 다이별로 절단(die separation, die singulation)하기 전에 웨이퍼의 두께를 감소시키는 백그라인드(backgrind)가 진행 된다. 이때, 파티클 등으로부터 반도체 장치를 보호하기 위해 웨이퍼 전면(前面)에 테이프가 부착된다. 상기 백그라인드 완료 후 테이프가 제거될 때, 퓨즈 및/또는 유기 보호막이 함께 떨어져 나갈 수 있다. 특히, 유기 보호막 상부면은 여러 공정을 거치면서 그 표면이 손상을 받게 되는데, 이러한 손상된 표면은 테이프와의 접착력을 강화시켜 유기 보호막이 상기 테이프에 떨어져 나가는 현상이 심화될 수 있다.
상기 문제점들에 의해 반도체 장치의 신뢰성 및 수율이 저하될 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 신뢰성 및 수율이 향상된 반도체 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 실시예에 따른 반도체 장치의 형성 방법이 제공된다. 반도체 기판 상에 본딩 패드 및 퓨즈를 포함하는 층간절연막이 형성된다. 상기 층간절연막 상의 소정 영역에 유기 보호막이 형성된다. 상기 유기 보호막을 식각 마스크로 사용하여 상기 층간절연막을 패터닝하여 상기 본딩 패드 및 상기 퓨즈를 노출시키는 패드 오프닝 및 퓨즈 오프닝이 형성된다. 상기 유기 보호막이 형성된 기판을 덮는 퓨즈 보호막이 형성된다. 상기 퓨즈 보호막을 패터닝하여 상기 본딩 패드가 노출된다.
상기 형성 방법에서, 상기 퓨즈 보호막은 상기 패드 오프닝 및 상기 퓨즈 오 프닝의 측면 및 저면과 상기 유기 보호막을 덮을 수 있다. 또, 상기 퓨즈 보호막은 상기 반도체 기판의 프로파일을 따라 콘포말하게 형성될 수 있다. 상기 퓨즈 보호막은 실리콘산화막 또는 실리콘질화막 중 적어도 어느 하나를 포함할 수 있다.
상기 형성 방법에서, 상기 유기 보호막은 감광성 폴리이미드로 형성될 수 있다.
본 발명의 실시예에 따른 반도체 장치의 형성 방법이 제공된다. 반도체 기판 상에 퓨즈를 포함하는 제1 층간절연막이 형성된다. 상기 제1 층간절연막 상에 본딩 패드를 포함하는 제2 층간절연막이 형성된다. 상기 제2 층간절연막 상의 소정 영역에 유기 보호막이 형성된다. 상기 유기 보호막을 식각 마스크로 사용하여 상기 제1 층간절연막 및 상기 제2 층간절연막을 패터닝하여 상기 본딩 패드 및 상기 퓨즈를 노출시키는 패드 오프닝 및 퓨즈 오프닝이 형성된다. 상기 패드 오프닝 및 상기 퓨즈 오프닝의 측면 및 저면과 상기 유기 보호막을 덮는 퓨즈 보호막이 형성된다. 상기 퓨즈 보호막을 패터닝하여 상기 본딩 패드가 노출된다.
상기 형성 방법에서, 상기 퓨즈 보호막은 상기 반도체 기판의 프로파일을 따라 콘포말하게 형성될 수 있다. 상기 퓨즈 보호막은 실리콘산화막 또는 실리콘질화막 중 적어도 어느 하나를 포함할 수 있다.
상기 형성 방법에서, 상기 유기 보호막은 감광성 폴리이미드로 형성될 수 있다.
본 발명의 실시예에 따른 반도체 장치가 제공된다. 상기 반도체 장치는 층간절연막, 유기 보호막, 및 퓨즈 보호막을 포함한다. 상기 층간절연막은 반도체 기판 상에 위치하여 본딩 패드 및 퓨즈를 포함하며, 상기 본딩 패드 및 상기 퓨즈를 노출시키는 패드 오프닝 및 퓨즈 오프닝을 갖는다. 상기 유기 보호막은 상기 층간 절연막 상의 소정 영역에 위치한다. 상기 퓨즈 보호막은 상기 패드 오프닝의 측면, 상기 퓨즈 오프닝의 측면과 저면, 및 상기 유기 보호막을 덮는다.
상기 반도체 장치에서, 상기 유기 보호막은 감광성 폴리이미드로 이루어질 수 있다. 상기 퓨즈 보호막은 실리콘산화막 또는 실리콘질화막 중 적어도 어느 하나를 포함할 수 있다. 상기 본딩 패드는 상기 퓨즈 보호막에 의해 노출될 수 있다.
상기 반도체 장치에서, 상기 층간절연막은 상기 퓨즈를 포함하는 제1 층간절연막과 상기 본딩 패드를 포함하는 제2 층간절연막을 포함할 수 있다. 상기 제2 층간절연막은 하부 산화막과 상부 질화막을 포함하며, 상기 하부 산화막은 상기 본딩 패드를 둘러쌀 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 층간절연막을 기술하기 위해서 사용되었지만, 층간절연막이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용 어들은 단지 어느 소정의 층간절연막을 다른 층간절연막과 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
(반도체 장치의 구조)
도 2는 본 발명의 실시예에 따른 반도체 장치를 개략적으로 보여주는 반도체 기판의 단면도이다.
도 2를 참조하면, 반도체 기판(110)은 패드 영역(A)과 퓨즈 영역(B)을 포함한다. 반도체 기판(110)은 능동 소자 및 수동 소자와, 상기 능동 소자 및 수동 소자를 덮는 절연막을 포함할 수 있다.
반도체 기판(110) 상에 퓨즈(120) 및 본딩 패드(140)를 포함하는 층간절연막(130,150)이 위치한다. 층간절연막은 퓨즈(120)를 갖는 제1 층간절연막(130)과 본딩 패드(140)를 갖는 제2 층간절연막(150)을 포함할 수 있다. 제2 층간절연막(150)은 제1 층간절연막(130) 상에 위치할 수 있다. 제1 및 제2 층간절연막(130,150)은 TEOS막, HDP 산화막, BPSG막, BSG막, PSG막 등을 포함할 수 있다.
제1 층간절연막(130)은 퓨즈(120)의 상부면보다 높은 상부면을 가질 수 있고, 제2 층간절연막(150)은 본딩 패드(140)의 상부면보다 높은 상부면을 가질 수 있다. 제2 층간절연막(150)은 하부 산화막(151)과 상부 질화막(152)을 포함할 수 있다. 하부 산화막(151)은 본딩 패드(140)를 둘러쌀 수 있으며, 본딩 패드(140)의 상부면보다 높은 상부면을 가질 수 있다.
제2 층간절연막(150) 상에 유기 보호막(160)이 위치한다. 유기 보호막(160)은 감광성 폴리이미드(PSPI:photosensitive polyimide)로 이루어질 수 있다. 감광성 폴리이미드는 패드 오프닝 및 퓨즈 오프닝을 형성하기 위한 식각 공정에서 식각 마스크로 사용될 수 있고, 반도체 장치의 표면을 외부의 영향으로부터 보호하여 소자 특성의 안정화를 도모할 수 있게 한다. 즉, 유기 보호막(160)은 우주선 입자(alpha particle) 등이 반도체 장치에 침투하여 발생하는 소프트 에러(soft error)를 방지할 수 있다.
퓨즈(120)는 반도체 칩에 대한 전기적 시험에서 발견된 불량 셀을 리던던시(redundancy) 셀로 대체할 수 있게 한다. 즉, 불량 셀을 리던던시 셀로 대체하는 것은 퓨즈를 절단하는 퓨즈 리페어(fuse repair)를 통해 수행된다. 이때, 퓨즈를 절단하기 위해서 다양한 방법이 사용될 수 있다. 일반적으로 레이저를 사용하여 퓨즈가 절단하는 방식이 단순하면서도 확실하여 널리 사용된다.
본딩 패드(140)는 그 하부에 위치하는 배선과 전기적으로 연결된다. 즉, 반도체 기판(110)에 형성된 반도체 소자들(미도시)은 본딩 패드(140)를 통해 외부 단자와 전기적으로 연결된다. 본딩 패드(140)는 도전성 와이어 또는 솔더볼 등에 의해 외부 단자와 연결될 수 있다. 또, 본딩 패드(140) 상에 패드 오프닝(163)을 채우는 별도의 도전성 패드가 더 배치될 수 있다. 이러한 경우 본딩 패드(140)는 상기 도전성 패드를 포함하는 용어로 사용될 수 있다. 이와 같이, 본딩 패드(140)를 통해 반도체 소자와 외부 단자간 입출력 신호가 전달되기 때문에 본딩 패드(140)는 입출력 패드로 호칭될 수 있다.
퓨즈(120) 및 본딩 패드(140)는 그 상부 및/또는 하부에 배리어 금속막(barrier metal layer) 또는 반사 방지막(ARC:anti reflection coating) 등을 포함할 수 있다.
본딩 패드(140) 및 퓨즈(120) 상에 패드 오프닝(163) 및 퓨즈 오프닝(166)이 위치한다. 패드 오프닝(163)은 제2 층간절연막(150)과 유기 보호막(160)을 관통하여 본딩 패드(140)를 노출시키고, 퓨즈 오프닝(166)은 제1 및 제2 층간절연막(130,150)과 유기 보호막(160)을 관통하여 퓨즈(120)를 노출시킬 수 있다.
기판 상에 퓨즈 보호막(170)이 위치한다. 퓨즈 보호막(170)은 실리콘산화막 또는 실리콘질화막 중에서 적어도 어느 하나를 포함할 수 있다. 퓨즈 보호막(170)은 패드 오프닝(163)의 측면, 퓨즈 오프닝(166)의 측면과 저면, 및 유기 보호막(160)의 상부면을 덮을 수 있다. 단, 퓨즈 보호막(170)은 본딩 패드(140)를 노출시킨다. 퓨즈 보호막(170)에 의해 퓨즈(120)와 유기 보호막(160)은 외부 영향으로부터 보호받을 수 있다. 퓨즈 보호막(170)은 수분의 침투로 인해 퓨즈(120)가 부식되는 것을 방지할 수 있고, 퓨즈 절단시 발생하는 파티클 등에 의해 퓨즈 간 단락이 발생하는 것을 방지할 수 있다. 또, 백그라인드 작업시 발생할 수 있는 파티클로부터 반도체 장치를 보호하기 위해 웨이퍼 전면에 부착된 테이프가 제거될 때, 퓨즈와 유기 보호막이 떨어져 나가는 것을 방지할 수 있다.
(반도체 장치의 형성 방법)
도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이고, 도 9는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 흐름도이다.
도 3 및 도 9를 참조하면, 패드 영역(A)과 퓨즈 영역(B)을 포함하는 반도체 기판(110) 상에 퓨즈(120)를 포함하는 제1 층간절연막(130)과 본딩 패드(140)를 포함하는 제2 층간절연막(150)이 형성된다(S10). 반도체 기판(110)은 수동 소자 및 능동 소자와, 상기 수동 소자 및 능동 소자를 덮는 절연막이 형성된 것일 수 있다. 제1 층간절연막(130)과 제2 층간절연막(150)은 각각 퓨즈(120)와 본딩 패드(140)를 덮도록 형성될 수 있다. 또, 제2 층간절연막(150)은 제1 층간절연막(130) 상에 형성될 수 있다. 제1 및 제2 층간절연막(130,150)은 TEOS막, HDP 산화막, BPSG막, BSG막, PSG막 등으로 형성될 수 있다. 제2 층간절연막(150)의 하부는 산화막으로 형성될 수 있고, 상부는 질화막으로 형성될 수 있다.
퓨즈(120)는 퓨즈 영역(B)에 형성되고, 본딩 패드(140)는 패드 영역(A)에 형성된다. 도시되지 않았지만, 본딩 패드(140)는 그 하부에 형성된 배선에 전기적으로 연결되도록 형성될 수 있다. 퓨즈(120) 및 본딩 패드(140)는 금속과 같은 도전 물질, 예컨대 알루미늄 또는 구리 등으로 형성될 수 있다. 또, 퓨즈(120) 및 본딩 패드(140)의 상부 및/또는 하부에 배리어 금속막(barrier metal layer) 또는 반사 방지막(ARC:anti reflection coating) 등이 더 형성될 수 있다.
도 4 및 도 9를 참조하면, 제2 층간절연막(150) 상의 소정 영역에 유기 보 호막(160)이 형성된다(S20). 예컨대, 유기 보호막(160)은 감광성 폴리이미드로 형성될 수 있다. 즉, 유기 보호막(160)은 반도체 기판 전면에 감광성 폴리이미드막을 형성한 후 노광 및 현상 공정을 진행하여 형성될 수 있다.
도 5 및 도 9를 참조하면, 식각 공정을 진행하여 본딩 패드(140)를 노출하는 패드 오프닝(163)과 퓨즈(120)를 노출하는 퓨즈 오프닝(166)이 형성된다(S30). 상기 식각 공정에서 유기 보호막(160)은 식각 마스크로 사용될 수 있다. 이에 의해, 오프닝(163,166)과 유기 보호막(160)을 별개로 형성할 때보다 공정이 단순해진다.
도 6 및 도 9를 참조하면, 박막형성 공정을 진행하여 기판 전면에 퓨즈 보호막(170)이 형성된다(S40). 상기 박막형성 공정에서는 화학기상증착 공정, 원자층증착 공정 등이 사용될 수 있다. 또, 상기 박막형성 공정은 저온에서 진행될 수 있다. 예컨대, 퓨즈 보호막(170)은 실리콘산화막 및/또는 실리콘질화막으로 형성될 수 있다. 퓨즈 보호막(170)은 상기 패드 오프닝 및 상기 퓨즈 오프닝의 측면 및 저면과 상기 유기 보호막을 덮을 수 있다. 또, 퓨즈 보호막(170)은 기판의 상부면을 따라 콘포말하게 형성될 수 있다. 여기서 콘포말하게 형성된다는 것은 물질막이 반도체 기판 상에 형성된 구조물의 프로파일(porfile)을 따라 그 두께가 비교적 균일하게 형성되는 것을 의미한다.
도 7 및 도 9를 참조하면, 기판 상에 포토레지스트 패턴(180)이 형성된다(S50). 포토레지스트 패턴(180)은 기판 전면에 포토레지스트막, 예컨대 감광성 유기막을 형성한 후 노광 및 현상 공정을 진행하여 형성될 수 있다. 포토레지스트 패턴(180)에 의해 패드 오프닝(163)의 저면에 형성된 퓨즈 보호막(170)이 노출된다.
도 8 및 도 9를 참조하면, 포토레지스트 패턴(180)을 식각 마스크로 사용하는 식각 공정을 진행하여 퓨즈 보호막(170)이 패터닝되고, 본딩 패드(140)가 노출된다(S60). 상기 식각 공정에서는 이방성 식각 방법이 사용될 수 있고, 본딩 패드(140)에 대하여 퓨즈 보호막(170)을 선택적으로 식각할 수 있는 식각 가스가 사용될 수 있다.
이어서, 애슁(ashing) 공정을 진행하여 포토레지스트 패턴(180)을 제거하면, 도 2에 도시된 반도체 장치가 완성된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예에 따르면, 퓨즈 보호막에 의해 퓨즈와 유기 보호막이 외부 영향으로부터 보호받을 수 있다. 이에 의해, 반도체 장치의 신뢰성 및 수율이 향상될 수 있다.

Claims (15)

  1. 반도체 기판 상에 본딩 패드 및 퓨즈를 포함하는 층간절연막을 형성하는 단계;
    상기 층간절연막 상의 소정 영역에 감광성 폴리이미드막을 형성하는 단계
    상기 감광성 폴리이미드막을 식각 마스크로 사용하여 상기 층간절연막을 패터닝하여 상기 본딩 패드 및 상기 퓨즈를 노출시키는 패드 오프닝 및 퓨즈 오프닝을 동시에 형성하는 단계;
    상기 감광성 폴리이미드막이 형성된 기판을 덮는 퓨즈 보호막을 형성하는 단계; 및
    상기 퓨즈 보호막을 패터닝하여 상기 본딩 패드를 노출시키는 단계를 포함하는 반도체 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 퓨즈 보호막은 상기 패드 오프닝 및 상기 퓨즈 오프닝의 측면 및 저면과 상기 감광성 폴리이미드막을 덮는 반도체 장치의 형성 방법.
  3. 제 1 항에 있어서,
    상기 퓨즈 보호막은 상기 반도체 기판의 프로파일을 따라 콘포말하게 형성되는 반도체 장치의 형성 방법.
  4. 제 1 항에 있어서,
    상기 퓨즈 보호막은 실리콘산화막 또는 실리콘질화막 중 적어도 어느 하나를 포함하는 반도체 장치의 형성 방법.
  5. 삭제
  6. 반도체 기판 상에 퓨즈를 포함하는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 본딩 패드를 포함하는 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 상의 소정 영역에 감광성 폴리이미드막을 형성하는 단계;
    상기 감광성 폴리이미드막을 식각 마스크로 사용하여 상기 제1 층간절연막 및 상기 제2 층간절연막을 패터닝하여 상기 본딩 패드 및 상기 퓨즈를 노출시키는 패드 오프닝 및 퓨즈 오프닝을 동시에 형성하는 단계;
    상기 패드 오프닝 및 상기 퓨즈 오프닝의 측면 및 저면과 상기 감광성 폴리이미드막을 덮는 퓨즈 보호막을 형성하는 단계; 및
    상기 퓨즈 보호막을 패터닝하여 상기 본딩 패드를 노출시키는 단계를 포함하는 반도체 장치의 형성 방법.
  7. 제 6 항에 있어서,
    상기 퓨즈 보호막은 상기 반도체 기판의 프로파일을 따라 콘포말하게 형성되는 반도체 장치의 형성 방법.
  8. 제 6 항에 있어서,
    상기 퓨즈 보호막은 실리콘산화막 또는 실리콘질화막 중 적어도 어느 하나를 포함하는 반도체 장치의 형성 방법.
  9. 삭제
  10. 반도체 기판 상에 위치하여 본딩 패드 및 퓨즈를 포함하며, 상기 본딩 패드 및 상기 퓨즈를 노출시키는 패드 오프닝 및 퓨즈 오프닝을 갖는 층간절연막;
    상기 층간 절연막 상에 형성된 감광성 폴리이미드막; 및
    상기 패드 오프닝의 측면, 상기 퓨즈 오프닝의 측면과 저면, 및 상기 감광성 폴리이미드막을 덮는 퓨즈 보호막을 포함하는 반도체 장치.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 퓨즈 보호막은 실리콘산화막 또는 실리콘질화막 중 적어도 어느 하나를 포함하는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 본딩 패드는 상기 퓨즈 보호막에 의해 노출되는 반도체 장치.
  14. 제 10 항에 있어서,
    상기 층간절연막은 상기 퓨즈를 포함하는 제1 층간절연막과 상기 본딩 패드를 포함하는 제2 층간절연막을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제2 층간절연막은 하부 산화막과 상부 질화막을 포함하며,
    상기 하부 산화막은 상기 본딩 패드를 둘러싸는 반도체 장치.
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