KR20050072167A - 퓨즈 보호장치 및 퓨즈의 제조방법 - Google Patents

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KR20050072167A
KR20050072167A KR1020040000065A KR20040000065A KR20050072167A KR 20050072167 A KR20050072167 A KR 20050072167A KR 1020040000065 A KR1020040000065 A KR 1020040000065A KR 20040000065 A KR20040000065 A KR 20040000065A KR 20050072167 A KR20050072167 A KR 20050072167A
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강혁진
현창석
김성구
문일영
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삼성전자주식회사
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    • B04B3/02—Centrifuges with rotary bowls in which solid particles or bodies become separated by centrifugal force and simultaneous sifting or filtering discharging solid particles from the bowl by means coaxial with the bowl axis and moving to and fro, i.e. push-type centrifuges
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Abstract

생산수율을 높일 수 있는 퓨즈 보호장치 및 퓨즈의 제조방법에 대하여 개시한다. 그의 보호장치는 반도체 기판 상에 형성된 제1 층간 절연막과, 상기 제1 층간 절연막 상에 형성된 퓨즈라인과, 상기 퓨즈라인 상에 형성되고 퓨즈 개구부에 의해 노출된 제2 층간절연막과, 상기 제2 층간절연막 상에서 상기 퓨즈 개구부를 둘러싸도록 형성된 퓨즈 창과, 상기 퓨즈 윈도우 및 상기 제2 층간 절연막 상에서 상기 퓨즈 개구부를 갖도록 형성된 제3 층간 절연막과, 상기 제3 층간 절연막을 관통하여 상기 퓨즈라인의 양측 끝단에 연결되는 금속 배선과, 상기 퓨즈 개구부를 통해 유입되는 습기 또는 오염물질을 차단하여 상기 퓨즈를 보호하기 위해 상기 퓨즈 개구부의 하부 및 측벽을 포함하는 상기 반도체 기판의 전면을 보호할 수 있도록 형성된 보호막을 포함하여 이루어진다.

Description

퓨즈 보호장치 및 퓨즈의 제조방법{apparatus for saving fuse and Method for manufacturing fuse}
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 상세하게는 고온 증기압 테스트 시 퓨즈라인 부식에 의한 불량을 방지할 수 있는 퓨즈보호장치 및 퓨즈의 제조방법에 관한 것이다.
일반적으로, 반도체 제조 공정은 반도체 기판 상에 트랜지스터와 같은 각종 소자 및 소자를 연결하는 라인을 형성하는 패브리캐이션 (fabrication) 공정과 상기 소자 및 라인이 형성된 반도체 기판을 칩 단위로 컷팅하여 패키지(package)화 하는 어셈블리 (assembly) 공정으로 이루어진다. 이와 같은 반도체 제조공정을 통해 제조된 반도체 소자는 완제품 상태에서 품질확인 테스트(test) 또는 신뢰성 테스트를 받게 된다.
그러나, 신뢰성 테스트들은 일반적인 환경에서 수행될 경우 많은 시간을 요할 뿐만 아니라, 어셈블리가 완료된 상태에서 불량발생을 치유하고자할 경우 생산비용이 증가하기 때문에 생산성이 떨어지는 단점이 있다. 또한, 단순 공정 조건등을 평가하기 위한 시험들, 즉, 패브리캐이션 공정의 신속한 피드-백(feed-back)이 요구되는 시험에는 적합치 못하여 생산수율을 떨어뜨릴 수 있다.
따라서, 반도체 제조공정 중 패브리캐이션 공정이 완료된 후, 반도체 기판이 칩 단위로 컷팅되기 전 웨이퍼 상태에서 반도체소자의 신뢰성을 측정함으로써 생산성을 높일 수 있고, 어셈블리 공정을 거치지 않음으로써 생산수율을 증대시킬 수 있다.
한편, DRAM과 같은 메모리 반도체 소자의 집적도가 증가함에 따라 반도체 제조공정에서 양질의 제품을 획득하기가 점점 난이 해지고 있다. 이를 해결하기 위한 대체 수단으로 메모리 반도체 소자의 설계 시 예비 소자를 부가적으로 설계하여 반도체 제조공정에서 발생된 불량 소자를 예비 소자로 대체시킴으로써 생산수율을 높일 수 있는 예비 회로 또는 예비 메모리 셀(결함 구제 회로, Redundancy Cell)을 채택하고 있다.
또한, 반도체 기판의 패브리케이션 공정이 완료된 후 품질확인 테스트를 통해 불량 메모리 셀을 찾아내고, 불량 메모리 셀에 전기적으로 연결된 퓨즈(Fuse)를 절단하고, 상기 예비 회로 또는 예비 메모리 셀을 불량 메모리 셀에 대체하여 사용할 수 있다.
이와 같은 회로에서 사용되는 퓨즈의 재료로는 폴리 실리콘 또는 금속물질을사용할 수 있다. 이때, 일반적인 퓨즈는 각종 소자 또는 라인의 형성 시 동시에 형성하여 별도의 추가 공정을 수행하지 않고 형성될 수 있기 때문에 제조 생산비를 절감하도록 할 수 있다.
이하, 도면을 참조하여 종래 기술에 따른 퓨즈 보호장치의 제조방법을 설명하면 다음과 같다.
도1a 내지 도1d는 종래 기술에 따른 퓨즈의 제조방법을 나타내는 공정단면도이다.
도1a에 도시한 바와 같이, 종래 기술에 따른 퓨즈의 제조방법은 반도체 기판(10)의 활성영역에 게이트 절연막(12)을 개재하여 게이트 스택(14)을 형성하고, 상기 게이트 스택(14)의 측벽에 스페이서(16)를 형성한다. 또한, 상기 게이트 스택(14)을 중심으로 양측에서 상기 반도체 기판(10)의 소스/드레인 영역에 접촉하는 제1 콘택 플러그(18)를 형성하고, 상기 제1 콘택 플러그(18)가 형성된 반도체 기판(10)의 전면에 제1 층간절연막(20)을 형성한다. 상기 드레인 영역의 상기 제1 콘택 플러그(18)가 노출되도록 상기 제1 층간절연막(20)에 콘택홀을 형성하고, 상기 제1 층간절연막(20)이 형성된 반도체 기판(10)의 전면에 금속실리사이드 또는 금속막을 형성하고 패터닝하여 셀 영역에 비트라인(22)을 형성하고, 퓨즈 영역에 퓨즈 라인(24)을 형성한다.
도1b에 도시한 바와 같이, 비트 라인(22) 및 퓨즈 라인(24)이 형성된 반도체 기판(10)의 전면에 제2 층간절연막(26)을 형성한다. 또한, 상기 소스 영역의 제1 콘택 플러그(18)가 노출되도록 상기 제2 층간절연막(26)에 콘택홀(도시하지 않음)을 형성한다. 상기 반도체 기판(10)의 전면에 도전성 불순물을 포함하는 폴리실리콘 또는 금속실리사이드를 형성하고, 상기 도전성 불순물을 포함하는 폴리실리콘 또는 금속실리사이드가 형성된 반도체 기판(10)을 상기 제2 층간절연막(26)이 노출되도록 평탄화하여 제2 콘택 플러그(28)를 형성한다.
도1c에 도시된 바와 같이, 반도체 기판(10)의 전면에 희생 산화막(도시하지 않음)을 형성하여, 상기 셀 영역의 상기 제2 콘택 플러그(28)가 노출되고, 상기 퓨즈 영역의 상기 제2 층간절연막(26)이 노출되도록 상기 희생 산화막에 트렌치(도시하지 않음)를 형성한다. 또한, 상기 트렌치가 형성된 반도체 기판(10) 상에 도전성 불순물을 포함하는 폴리실리콘 또는 금속실리사이드를 형성하고, 상기 트렌치 상부에서 노출되는 도전성 불순물을 포함하는 폴리실리콘 또는 금속실리사이드를 제거하여 노드가 분리된 스토리지 전극(30)을 형성한 후, 상기 희생 산화막을 제거한다. 상기 스토리지 전극(30)이 형성된 반도체 기판(10)의 전면에 유전막(32)을 형성하고, 상기 유전막(32)이 형성된 반도체 기판(10)의 전면에 도전성 불순물을 포함하는 폴리실리콘 또는 금속실리사이드를 형성하고, 상기 도전성 불순물을 포함하는 폴리실리콘 또는 금속실리사이드를 패터닝하여 상기 셀 영역에 형성된 플레이트 전극(34)을 형성하고, 퓨즈 영역에 퓨즈 창(window, 36)을 형성한다.
도1d에 도시한 바와 같이, 반도체 기판(10)의 전면에 제3 층간절연막(38)을 형성하고, 상기 플레이트 전극(34)과 상기 퓨즈 전극(24)이 노출되도록 콘택홀을 형성한다. 또한, 상기 콘택홀이 형성된 반도체 기판(10)의 전면에 금속막을 형성하고 패터닝하여 금속 라인(40)을 형성한다. 다음, 상기 금속 라인(40)이 형성된 반도체 기판(10)의 전면에 제4 층간 절연막(42)을 형성한다. 그리고, 제4 층간 절연막(42)이 형성된 반도체 기판(10)의 전면에 금속막을 형성하고 패터닝하여 패드 영역에 패드전극(44)을 형성하고, 상기 패드전극(44)이 형성된 반도체 기판(10)의 전면에 제5 층간 절연막(46)을 형성한다.
도1e에 도시한 바와 같이, 상기 제5 층간 절연막(46)이 형성된 반도체 기판(10)의 전면에 포토레지스트를 도포하고, 포토공정을 이용하여 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하고 상기 제3 내지 제5 층간절연막(38, 42, 46)을 제거하여 상기 퓨즈 영역에 퓨즈 개구부(48)를 형성하고, 상기 패드 전극(44)을 노출시킨다. 이때, 상기 패드 전극(44)의 표면 일부가 완전히 노출되게 되며, 퓨즈 라인(24) 상에는 제2 층간 절연막(26)이 남아 상기 퓨즈 라인을 보호하게 된다.
도시하지는 않았지만, 상기 품질확인 테스트를 통해 불량 메모리 셀을 찾아내고, 불량 메모리 셀에 전기적으로 연결된 퓨즈 라인(24)을 절단하고 상기 불량 메모리 셀을 대체하여 예비 회로 또는 예비 메모리 셀을 이용할 수 있다. 이때, 상기 불량 메모리 셀이 연결된 퓨즈 라인(24)은 레이저빔(laser beam)을 사용하여 컷팅(cutting)된다.
또한, 반도체 소자는 신뢰성을 검증받기 위해 상기 품질확인 테스트를 수행한 후, 고온 증기압 시험(pressure cooking test)을 수행하여 각종 라인층으로 사용되는 금속막, 예컨데, 알루미늄막의 내습성을 측정한다.
하지만, 종래 기술에 따른 퓨즈 보호장치는 다음과 같은 문제점이 있었다.
종래 기술에 따른 퓨즈 보호장치는 상기 퓨즈 개구부(48) 형성공정 시 상기 퓨즈 라인(24)이 외부로 노출되거나, 상기 퓨즈 라인(24) 상에 제2 층간절연막(24)이 소정 두께 이하로 남게 될 경우, 상기 고온 증기압 테스트 시 상기 퓨즈 라인(24)이 흡습에 의해 부식되어 단락될 수 있기 때문에 반도체 소자의 불량으로 인해 생산수율이 떨어지는 단점이 있었다.
따라서, 본 발명이 이루고자 하는 목적은, 퓨즈 라인이 외부로 노출되거나, 상기 퓨즈 라인 상에 제2 층간절연막이 소정 두께 이하로 남게 될 경우, 흡습에 의해 상기 퓨즈 라인이 부식되지 않도록 하여 생산수율을 증대시킬 수 있는 퓨즈 및 그의 제조방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양태(aspect)에 따라, 반도체 기판 상에 형성된 제1 층간 절연막과, 상기 제1 층간 절연막 상에 형성된 퓨즈라인과, 상기 퓨즈라인 상에 형성되고 퓨즈 개구부에 의해 노출된 제2 층간절연막과, 상기 제2 층간절연막 상에서 상기 퓨즈 개구부를 둘러싸도록 형성된 퓨즈 창과, 상기 퓨즈 윈도우 및 상기 제2 층간 절연막 상에서 상기 퓨즈 개구부를 갖도록 형성된 제3 층간 절연막과, 상기 제3 층간 절연막을 관통하여 상기 퓨즈라인의 양측 끝단에 연결되는 금속 배선과, 상기 퓨즈 개구부를 통해 유입되는 습기 또는 오염물질을 차단하여 상기 퓨즈를 보호하기 위해 상기 퓨즈 개구부의 하부 및 측벽을 포함하는 상기 반도체 기판의 전면을 보호할 수 있도록 형성된 보호막을 포함함을 특징으로 한다.
또한, 본 발명의 다른 양태는, 반도체 기판 상에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 상에 퓨즈라인을 형성하는 단계와, 상기 퓨즈라인 상에 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막 상에서 상기 퓨즈를 노출하는 퓨즈 개구부를 형성하기 위한 퓨즈 창을 형성하는 단계와, 상기 퓨즈 창이 형성된 상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계와, 상기 제3 층간 절연막에 콘택홀을 형성하여 상기 퓨즈 라인의 양측 끝단에 전기적으로 연결되는 금속 배선을 형성하는 단계와, 상기 퓨즈 창에 의해 상기 제2 층간절연막이 노출되도록 상기 제3 층간 절연막을 선택적으로 제거하여 퓨즈 개구부를 형성하는 단계와, 상기 퓨즈 개구부를 통해 유입되는 습기 또는 오염물질을 차단하여 상기 퓨즈를 보호하기 위해 상기 퓨즈 개구부의 상부 및 측벽을 포함하는 상기 반도체 기판의 전면을 보호할 수 있도록 보호막을 형성하는 단계를 포함하는 퓨즈의 제조방법이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 기술하는 실시예에 한정되는 것으로 해석되어서는 안된다. 이하에서, 어느 막이 다른 막의 상부에 존재하는 것으로 설명될 때, 이는 다른 막 위에 바로 존재할 수도 있고, 그 사이에 제3의 막이 개재될 수도 있다.
도2는 본 발명에 따른 퓨즈 보호장치를 나타내는 단면도이다.
도2에 도시한 바와 같이, 본 발명에 따른 퓨즈 보호장치는, 반도체 기판(110) 상의 트랜지스터와 같은 각종 소자를 전기적으로 절연하는 제1 층간절연막(120)과, 상기 제1 층간절연막(120)의 콘택홀을 통해 상기 각종 소자를 전기적으로 연결하는 라인과 동시에 형성된 퓨즈라인(124)과, 상기 퓨즈라인(124) 상에 형성되고 퓨즈 개구부(148)에 의해 노출된 제2 층간절연막(126)과, 상기 제2 층간절연막(126) 상에서 상기 퓨즈 개구부(148)를 둘러싸도록 형성된 퓨즈 창(window, 136)과, 상기 퓨즈 창(136) 및 상기 제2 층간 절연막(126) 상에서 상기 퓨즈 개구부(148)를 갖도록 형성된 제3 층간 절연막(138)과, 상기 제3 층간 절연막을 관통하여 상기 퓨즈 라인의 양측 끝단에 전기적으로 연결되는 금속 배선(140)과, 상기 퓨즈 개구부(148)를 통해 유입되는 습기 또는 오염물질을 차단하여 상기 퓨즈 라인(124)를 보호하기 위해 상기 퓨즈 개구부의 상부 및 측벽을 포함하는 상기 반도체 기판(110)의 전면을 보호할 수 있도록 형성된 보호막(150)을 포함하여 구성된다.
여기서, 상기 보호막(150)은 실리콘 질화막으로 이루어지며, 상기 퓨즈 개구부(148) 내에서 소정두께(예컨대, 약 1000Å 내지 약 5000Å정도)를 갖도록 형성되어 있다.
또한, 상기 퓨즈 라인(124)은 상기 제2 층간절연막(126) 또는 상기 보호막(150)에 의해 상기 퓨즈 개구부(148)를 통해 유입되는 습기 또는 오염물질로부터 보호받는다.
따라서, 본 발명에 따른 퓨즈 보호장치는 상기 퓨즈 개구부(148) 내의 상기 퓨즈 라인(124) 상부에 종래의 제2 층간절연막(126)뿐만 아니라 상기 보호막(150)이 더 형성되어 있기 때문에 외부의 흡습으로부터 상기 퓨즈 라인(124)을 보호하여 상기 퓨즈 라인(124)의 부식을 방지할 수 있다.
즉, 본 발명에 따른 퓨즈 보호장치는 고온, 고습, 고압,(예컨대, 약 120℃의 온도와, 100％ 상대습도와, 약 15psig 압력)의 챔버에서 장시간(예컨대, 약150시간 내지 약200시간)동안 진행되는 고온 증기압 테스트(pressure cooking test)가 수행되더라도 상기 퓨즈 개구부(148)의 상부 및 측벽에 보호막(150)이 형성되어 있기 때문에 상기 퓨즈 라인을 보호할 수 있다.
도3a 내지 3b는 도2의 Ⅰ∼Ⅰ'선상을 취하여 본 발명의 퓨즈 보호장치와 종래의 퓨즈 보호장치를 비교하기 위한 확대 단면도로서, 본 발명에 따른 퓨즈 보호장치(도3b)는 퓨즈 라인(124)의 상부뿐만 아니라 측벽에 보호막(150)이 형성되어 있기 때문에 흡습으로부터 상기 퓨즈 라인(124)을 보호할 수 있는 구조를 갖지만, 종래의 퓨즈 보호장치(도3a)는 퓨즈 라인(124)의 측벽이 흡습으로부터 취약한 구조를 갖는다. 이때, 상기 각 퓨즈 라인(124) 상부에는 상기 퓨즈 라인(124) 패터닝하기 위한 하드 마스크막(125a, 125b)과 제2 층간절연막(126)이 형성되어 있다.
따라서, 본 발명에 따른 퓨즈 보호장치는 상기 퓨즈 개구부(148) 내의 상기 퓨즈라인(150) 상부에 보호막(150)이 더 형성되어 있기 때문에 고온 증기압 테스트시 흡습으로부터 상기 퓨즈라인(124)을 보호하여 상기 퓨즈라인(124)의 부식을 방지할 수 있다.
이와 같이 구성된 본 발명에 따른 퓨즈 보호장치의 제조방법을 살펴보면 다음과 같다.
도4a 내지 4f는 본 발명에 따른 퓨즈 보호장치의 제조방법을 나타내기 위한 공정단면도이다.
도4a에 도시한 바와 같이, 반도체 기판(110)의 활성영역에 게이트 절연막(112)을 개재하여 게이트 스택(114)을 형성한다. 또한, 상기 게이트 스택(114)의 측벽에 스페이서(116)를 형성하고, 상기 게이트 스택(114)을 중심으로 양측에서 상기 반도체 기판(110)의 소스/드레인 영역에 전기적으로 연결되는 제1 콘택 플러그(118)를 형성한다. 그리고, 상기 제1 콘택 플러그(118)가 형성된 반도체 기판(110)의 전면에 실리콘 산화막 또는 실리콘 질화막을 이용하여 소정두께(약 2000Å 내지 약 3000Å정도)의 제1 층간절연막(120)을 형성한다. 또한, 상기 드레인 영역의 상기 제1 콘택 플러그(118)가 노출되도록 상기 제1 층간절연막(120)에 콘택홀을 형성하고, 상기 제1 층간절연막(120)이 형성된 반도체 기판(110)의 전면에 도전성 불순물을 포함하는 폴리실리콘 또는 금속실리사이드 또는 금속막을 형성하고 패터닝하여 셀 영역에 비트라인(122)을 형성하고, 퓨즈 영역에 퓨즈 라인(124)을 형성한다. 이때, 상기 금속막 상에 실리콘 산화막 및 실리콘 질화막을 이용하여 제1 및 제2 하드 마스크막(125a, 125b)을 형성하고, 상기 제1 및 제2 하드 마스크막(125a, 125b)이 형성된 반도체 기판(110)의 전면에 포토레지스트를 도포하고, 포토공정을 이용하여 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 실리콘 질화막과 상기 금속막을 선택적으로 제거하여 상기 비트라인 및 상기 비트라인을 보호하는 하드 마스크막(125a, 125b)을 동시에 형성할 수도 있다. 퓨즈라인(124)은 필요에 따라 절단될 반도체 소자의 소정의 도전층이 될 수도 있다.
도4b에 도시한 바와 같이, 비트 라인 및 퓨즈 라인이 형성된 반도체 기판(110)의 전면에 제2 층간절연막(126)을 형성하고, 상기 소스 영역의 제1 콘택 플러그(114)가 노출되도록 상기 제2 층간절연막(126)에 콘택홀을 형성하고, 상기 반도체 기판(110)의 전면에 폴리실리콘 또는 금속실리사이드를 형성하고, 상기 폴리실리콘 또는 금속실리사이드가 형성된 반도체 기판(110)을 상기 제2 층간절연막(126)이 노출되도록 평탄화하여 제2 콘택 플러그(128)를 형성한다. 이때, 상기 제2 층간 절연막(126)은 실리콘 산화막 또는 실리콘 질화막을 이용하여 소정두께(예컨대, 약 2000∼5000Å 정도)의 두께를 갖도록 형성된다.
도4c에 도시된 바와 같이, 반도체 기판(110)의 전면에 희생 산화막(도시하지 않음)을 형성하여, 상기 셀 영역의 상기 제2 콘택 플러그(128)가 노출되고, 상기 퓨즈 영역의 상기 제2 층간절연막(126)이 노출되도록 상기 희생 산화막에 트렌치를 형성하고, 상기 트렌치가 형성된 반도체 기판(110) 상에 도전성 불순물을 포함하는 폴리실리콘 또는 금속실리사이드를 형성하고, 상기 폴리실리콘 또는 금속실리사이드의 노드를 분리하여 스토리지 전극(130)을 형성한다. 이때, 도면에서 스토리지 전극(130)은 실린더형으로 도시하였으나, 단순 스택형 또는 핀(fin)형 등의 다양한 형상으로 이루어질 수 있으며, 그 표면에 반구형 그레인(hemispherical grain)이 형성될 수도 있다. 또한, 상기 희생 산화막을 제거하고, 상기 스토리지 전극(130)이 형성된 반도체 기판(110)의 전면에 유전막(132)을 형성하고, 상기 유전막(132)이 형성된 반도체 기판(110)의 전면에 도전성 불순물이 포함된 폴리실리콘 또는 금속실리사이드를 형성하고, 상기 폴리실리콘 또는 금속실리사이드를 패터닝하여 상기 셀 영역에 형성된 플레이트 전극(134)을 형성하고, 퓨즈 영역에 퓨즈 창(136)을 형성한다. 이때, 상기 퓨즈 창(136)은 이후 상기 퓨즈 영역에 레이저가 조사될 영역 즉, 퓨즈 개구부(148)의 형성 시 식각정지막으로서의 역할을 수행할 수 있다.
도4d에 도시한 바와 같이, 반도체 기판(110)의 전면에 단차 도포성이 우수한 실리콘 산화막을 이용하여 제3 층간절연막(138)을 형성하고, 상기 플레이트 전극(134)과 상기 퓨즈 라인(124)의 일부가 노출되도록 상기 제3 층간절연막(138)을 제거하여 콘택홀을 형성하고, 상기 콘택홀이 형성된 반도체 기판(110)의 전면에 도전성 물질(예컨대, 텅스텐 또는 알루미늄)을 형성하고(이와 같이 금속을 이용하는 경우에는 금속층 하부에 장벽금속층을 포함할 수도 있다) 패터닝하여 금속 라인(140)을 형성하고, 상기 금속 라인(140)이 형성된 반도체 기판(110)의 전면에 제4 층간 절연막(142)을 형성하고, 제4 층간 절연막(142)이 형성된 반도체 기판(110)의 전면에 금속막을 형성하고 패터닝하여 패드 영역에 패드전극(144)을 형성하고, 상기 패드전극(144)이 형성된 반도체 기판(110)의 전면에 제5 층간 절연막(146)을 형성한다.
도4e에 도시한 바와 같이, 상기 제5 층간 절연막(146)이 형성된 반도체 기판(110)의 전면에 포토레지스트를 도포하고, 포토공정을 이용하여 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하고 상기 제3 내지 제5 층간절연막(138, 142, 146)을 제거하여 상기 퓨즈 영역에 퓨즈 개구부(148)를 형성한다. 이때, 퓨즈 라인(124)상에는 제2 층간 절연막(126)이 남아 상기 퓨즈 라인(124)을 보호하게 된다. 퓨즈 개구부(148)의 상기 퓨즈 창(136)을 식각할 때는 약간 과도식각하여 하부의 제2 층간절연막(126)을 소정 두께만큼 식각할 수 있다.
도4f에 도시한 바와 같이, 상기 퓨즈 개구부(148)가 형성된 반도체 기판(110)의 전면에 실리콘 질화막을 이용하여 보호막(150)을 형성한다. 이때, 상기 보호막(150)은 상기 퓨즈라인(124)으로 유입 또는 확산되는 습기 및 이물질을 차단할 수 있도록 상기 퓨즈 개구부(148)의 하부 및 측벽에 소정두께(예컨대, 약 1000Å 내지 5000Å정도)로 형성된다. 또한, 상기 보호막(150)은 후속공정의 레이저의 절단에 있어서 효율을 떨어뜨리지 않도록 형성한다.
따라서, 본 발명에 따른 퓨즈 보호장치의 형성방법은 흡습경로가 될 수 있는 퓨즈 개구부(148)에 의해 노출되는 제2 층간절연막(1260 또는 퓨즈라인(124)을 보호막을 형성함으로써 흡습경로를 보다 완벽하게 차단하여 상기 퓨즈라인(124)을 보호할 수 있다.
이후, 상기 보호막(150)이 형성된 반도체 기판(110) 상에 포토레지스트를 도포하고, 상기 패드 전극(144) 상부의 상기 보호막(150)이 노출되도록 상기 포토레지스트를 제거하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 보호막(150) 및 제5 층간 절연막(146)을 제거하여 상기 패드 전극(144)을 노출시키고, 상기 포토레지스트를 제거한다.
도시하지는 않았지만, 상기 품질확인 테스트를 통해 불량 메모리 셀을 찾아내고, 불량 메모리 셀에 전기적으로 연결된 퓨즈(Fuse)를 절단하고 상기 불량 메모리 셀을 대체하여 예비 회로 또는 예비 메모리 셀을 이용할 수 있다. 레이저빔(laser beam)을 사용하여 국부적으로 상기 빔을 투과시켜서 퓨즈 라인(124)를 컷팅(cutting)한다. 이때, 본 발명에 따른 퓨즈 라인 상에 보호막(150)이 형성되어 있기 때문에 상기 레이저에 의해 절단되는 퓨즈 라인(124)에 인접한 퓨즈 라인(124)의 손상을 방지할 수 있다.
이후, 상기 품질확인 테스트를 수행한 후, 신뢰성을 검증받기 위해 고온 증기압 테스트(pressure cooking test)를 수행하여 각종 라인층 및 퓨즈 라인(124)의 내습성을 측정한다.
따라서, 본 발명에 따른 퓨즈 보호장치는 상기 퓨즈 개구부 내의 상기 퓨즈라인(124) 상부에 상기 보호막(150)을 형성하여 고온 증기압 테스트 시 흡습에 의한 부식을 방지할 수 있기 때문에 생산수율을 증대시킬 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 퓨즈 보호장치는 상기 퓨즈 개구부 내의 상기 퓨즈라인 상부에 상기 보호막을 형성하여 고온 증기압 테스트 시 흡습에 의한 부식을 방지할 수 있기 때문에 생산수율을 증대시킬 수 있는 효과가 있다.
도1a 내지 도1d는 종래 기술에 따른 퓨즈의 제조방법을 나타내는 공정단면도.
도2는 본 발명에 따른 퓨즈 보호장치를 나타내는 단면도.
도3은 도2의 Ⅰ∼Ⅰ'선상을 취하여 본 발명의 퓨즈 보호장치와 종래의 퓨즈 보호장치를 비교하기 위한 확대 단면도.
도4a 내지 4f는 본 발명에 따른 퓨즈의 제조방법을 나타내기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
110 : 반도체 기판 112 : 게이트 절연막
114 : 게이트 스택 116 : 스페이서
118 : 콘택 플러그 120 : 제1 층간 절연막
122 : 비트 라인 124 : 퓨즈 라인
125a : 제1 하드 마스크막 125b : 제2 하드 마스크막
126 : 제2 층간 절연막 128 : 제2 콘택 플러그
130 : 스토리지 전극 132 : 유전체
134 : 플레이트 전극 136 : 퓨즈 창
138 : 제3 층간 절연막 140 : 금속 라인
142 : 제4 층간 절연막 144 : 패드 전극
146 : 제5 층간 절연막 148 : 퓨즈 개구부
150 : 보호막

Claims (4)

  1. 반도체 기판 상에 형성된 제1 층간 절연막과,
    상기 제1 층간 절연막 상에 형성된 퓨즈라인과,
    상기 퓨즈라인 상에 형성되고 퓨즈 개구부에 의해 노출된 제2 층간절연막과,
    상기 제2 층간절연막 상에서 상기 퓨즈 개구부를 둘러싸도록 형성된 퓨즈 창과,
    상기 퓨즈 윈도우 및 상기 제2 층간 절연막 상에서 상기 퓨즈 개구부를 갖도록 형성된 제3 층간 절연막과,
    상기 제3 층간 절연막을 관통하여 상기 퓨즈라인의 양측 끝단에 연결되는 금속 배선과,
    상기 퓨즈 개구부를 통해 유입되는 습기 또는 오염물질을 차단하여 상기 퓨즈를 보호하기 위해 상기 퓨즈 개구부의 하부 및 측벽을 포함하는 상기 반도체 기판의 전면을 보호할 수 있도록 형성된 보호막을 포함함을 특징으로 하는 퓨즈 보호장치.
  2. 제1 항에 있어서,
    상기 보호막은 실리콘 질화막임을 특징으로 하는 퓨즈 보호장치.
  3. 제1 항에 있어서,
    상기 보호막은 약 1000Å 내지 약 5000Å정도의 두께를 갖는 것을 특징으로 하는 퓨즈 보호장치.
  4. 반도체 기판 상에 제1 층간 절연막을 형성하는 단계와,
    상기 제1 층간 절연막 상에 퓨즈라인을 형성하는 단계와,
    상기 퓨즈라인 상에 제2 층간절연막을 형성하는 단계와,
    상기 제2 층간절연막 상에서 상기 퓨즈를 노출하는 퓨즈 개구부를 형성하기 위한 퓨즈 창을 형성하는 단계와,
    상기 퓨즈 창이 형성된 상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계와,
    상기 제3 층간 절연막에 콘택홀을 형성하여 상기 퓨즈 라인의 양측 끝단에 전기적으로 연결되는 금속 배선을 형성하는 단계와,
    상기 퓨즈 창에 의해 상기 제2 층간절연막이 노출되도록 상기 제3 층간 절연막을 선택적으로 제거하여 퓨즈 개구부를 형성하는 단계와,
    상기 퓨즈 개구부를 통해 유입되는 습기 또는 오염물질을 차단하여 상기 퓨즈를 보호하기 위해 상기 퓨즈 개구부의 상부 및 측벽을 포함하는 상기 반도체 기판의 전면을 보호할 수 있도록 보호막을 형성하는 단계를 포함함을 특징으로 하는 퓨즈의 제조방법.
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KR100808997B1 (ko) * 2005-09-05 2008-03-05 후지쯔 가부시끼가이샤 퓨즈 소자 및 그 절단 방법

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