KR20000003635A - 반도체소자의 안티퓨즈 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000010410 layer Substances 0.000 claims abstract description 80
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 27
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 239000011229 interlayer Substances 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 description 16
- 230000002950 deficient Effects 0.000 description 7
- 239000012212 insulator Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로, DRAM공정시 안티퓨즈를 형성하기 때문에 퓨즈 상의 절연물 두께를 낮추기 위해 퓨즈박스를 식각하는 공정이 필요없고, 퓨즈박스가 노출되지 않아 신뢰성검사에서 불량이 발생하지 않고, 큰 전류를 흘리기 위한 드라이버 또는 패드를 필요로 하지 않으며 공정후 어떤 단계에서도 리페어가 가능하기 때문에 수율 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로서, 특히 반도체소자의 제조공정중 셀의 동작 테스트후, 패일된 부분의 셀을 동작하는 여분의 셀로 대체하기 위한 안티퓨즈 제조방법에 관한 것이다.
일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.
따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.
이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여이 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.
이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 파괴해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 파괴 과정에서 심한 파괴로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.
그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈와 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.
메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할 때 퓨즈를 이용할 수 있다.
일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈를 만들어 큰 전류를 흘려 퓨즈를 끊는 방법과 금속 또는 다결정실리콘 퓨즈를 만들어 레이져를 이용하여 퓨즈를 끊는 방식, 그리고 절연체를 통한 터널링 전자(tunneling electron)으로 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다.
상기와 같이 종래기술에 따른 반도체소자의 안티퓨즈 제조방법에서 금속 퓨즈를 만들어 큰 전류를 흘려 퓨즈를 끊는 방법은 집적회로 내에 큰 전류를 흘리기 위한 드라이버 또는 패드가 필요한 단점이 있고, 금속 또는 다결정실리콘 퓨즈를 만들어 레이져를 이용하여 퓨즈를 끊는 방식은 레이져 빔과 퓨즈 사이의 얼라인 마진을 확보해야하고, 퓨즈 위의 절연체의 두께를 일정하게 조절해야 하는 단점뿐만 아니라, 퓨즈 박스가 노출되기 때문에 신뢰성 검사에서 불량이 발생할 가능성이 높아진다. 또한 레이져 장비를 따로 구입해야 하는 단점을 갖고 있다. 절연체를 통한 터널링 전자로 플로팅 게이트를 차지시키는 플로우팅 게이트 방식은 프로그램하기 위한 높은 외부 전위를 필요로하는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, DRAM 공정을 이용하여 패드 콘택과 셀 플레이트 또는 금속배선 사이의 절연물로 별도의 외부 전원 없이 불량 셀을 여분의 열과 행으로 대체하는 반도체소자의 안티퓨즈 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 22 는 본 발명에 따른 반도체소자의 퓨즈 박스 제조공정도.
<도면의 주요부분에 대한 부호 설명>
10 : 반도체기판 12 : 소자분리절연막
14 : 게이트 절연막 16 : 게이트 전극
18 : 소오스/드레인영역 20 : 제1실리콘 산화막
22 : 제1감광막 패턴 24 : 제1다결정실리콘층
26 : 제2실리콘 산화막 28 : 제2감광막 패턴
30 : 제2다결정실리콘층 32 : 제3실리콘 산화막
34 : 제3감광막 패턴 36 : 제4실리콘 산화막
38 : 식각방지막 40 : 제5실리콘 산화막
41 : 제4감광막 패턴 42 : 제3다결정실리콘층
44 : 제6실리콘 산화막 46 : 유전막
48 : 제4다결정실리콘층 50 : 제5감광막 패턴
52 : 제7실리콘 산화막 54 : 제6감광막 패턴
56 : 금속층 58 : 제7감광막 패턴
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은,
소자분리절연막, 워드라인, 비트라인 및 하부전극이 형성되어 있는 셀영역과, 접합영역과 접속되어 있는 안티퓨즈 콘택 플러그가 형성되어 있는 퓨즈박스영역을 포함하는 반도체기판 상부에 유전막을 형성하는 공정과,
상기 유전막 상부에 도전층을 형성하는 공정과,
상기 도전층 상부에 상기 반도체기판의 셀영역과 상기 퓨즈박스영역의 콘택 플러그와 접속되어 안티퓨즈가 형성될 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 상기 도전층 및 유전막을 식각하여 안티퓨즈를 형성하는 공정과,
상기 감광막 패턴을 제거하는 공정과,
상기 퓨즈박스영역에서 금속배선이 형성될 부분을 노출시키는 금속배선용 콘택홀을 구비하는 층간절연막을 형성하는 공정과,
상기 금속배선용 콘택홀을 매립하는 금속층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 22 는 본 발명에 따른 반도체소자의 안티퓨즈 제조공정도이다.
먼저, 셀영역(Ⅰ)과 퓨즈박스영역(Ⅱ)으로 나뉘어져 있는 반도체기판(10) 상부에 소자분리절연막(12)을 형성한다.
다음, 상기 반도체기판(10)의 셀영역(Ⅰ)에 게이트 절연막(14)과 게이트 전극(16)을 형성하고, 상기 게이트 절연막(14)과 게이트 전극(16)의 양쪽 반도체기판(10) 및 상기 퓨즈박스영역(Ⅱ)에 n형 불순물을 이온주입하여 접합영역(18)을 형성한다. (도 1참조)
그 다음, 상기 구조 상부에 제1실리콘 산화막(20)을 형성하고 플로우, 전면식각 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시하여 평탄화한다. (도 2참조)
그리고, 상기 제1실리콘 산화막(18) 상부에 상기 접합영역(18)을 노출시키되, 상기 게이트 절연막(14) 및 게이트 전극(16)을 노출시키지 않는 제1감광막 패턴(22)을 형성하고, 상기 제1감광막 패턴(22)을 식각마스크로 상기 제1실리콘 산화막(20)을 제거하여 패드 콘택홀을 형성한다. (도 3참조)
다음, 상기 제1감광막 패턴(22)을 제거하고, 상기 구조 상부에 상기 패드 콘택홀을 매립하여 콘택 플러그로 사용되는 제1다결정실리콘층(24)을 형성한다. (도 4참조)
그 다음, 상기 제1다결정실리콘층(24)을 전면식각 또는 CMP 공정으로 상기 제1실리콘 산화막(20)이 노출될 때까지 제거하여 콘택 플러그를 형성한다. (도 5참조)
그리고, 상기 구조 상부에 제2실리콘 산화막(26)을 형성한다. (도 6참조)
다음, 상기 제2실리콘 산화막(26) 상부에 상기 접합영역(18)중 비트라인이 형성될 부분 상부의 콘택 플러그(24a)를 노출시키는 제2감광막 패턴(28)을 형성하고, 상기 제2감광막 패턴(28)을 식각마스크로 사용하여 셀영역(Ⅰ)의 상기 제2실리콘 산화막(26)을 제거한다. (도 7참조)
그 다음, 상기 제2감광막 패턴(28)을 제거하고, 상기 구조 상부에 상기 콘택 플러그(24a)와 접촉되는 제2다결정실리콘층(30)을 형성한다. 이때, 상기 제2다결정실리콘층(30) 대신 텅스텐 실리사이드막을 증착할 수도 있다. 그 후, 상기 제2다결정실리콘층(30) 상부에 제3실리콘 산화막(32)을 형성한다. (도 8참조)
그리고, 상기 제3실리콘 산화막(32) 상부에 비트라인용 마스크로 사용되는 제3감광막 패턴(34)을 형성한 후, 상기 제3감광막 패턴(34)을 식각마스크로 상기 제3실리콘 산화막(32), 제2다결정실리콘층(30) 및 제2실리콘 산화막(26)을 식각하여 비트라인을 형성한다. (도 9참조)
다음, 상기 제3감광막 패턴(34)을 제거하고, 그 상부에 제4실리콘 산화막(36)을 형성한다. (도 10참조)
그 다음, 상기 제4실리콘 산화막(36)을 전면식각하여 상기 비트라인의 양측에 스페이서를 형성한다.
그 후, 상기 구조 상부에 식각방지막(38)으로 실리콘 질화막을 형성한다.
그리고, 상기 식각방지막(38) 상부에 제5실리콘 산화막(40)을 형성한 다음, 플로우, 전면식각 또는 CMP 공정을 실시하여 평탄화한다. (도 11참조)
다음, 상기 셀영역(Ⅰ)의 제5실리콘 산화막(40) 상부에 전하저장전극이 형성될 부분의 접합영역(18)과 접촉된 콘택 플러그(24b)를 노출시키는 제4감광막 패턴(41)을 형성한 후, 상기 제4감광막 패턴(41)을 식각마스크로 사용하여 상기 제5실리콘 산화막(40) 및 식각방지막(38)을 제거하여 전하저장전극용 콘택 플러그(24b)를 노출시킨다. (도 12참조)
그 다음, 상기 제4감광막 패턴(41)을 제거하고, 상기 구조 전면에 상기 전하저장전극용 콘택 플러그(24b)와 접촉되는 제3다결정실리콘층(42)을 형성한다.
그 후, 상기 제3다결정실리콘층(42) 상부에 제6실리콘 산화막(44)을 형성한 후 플로우, 전면식각 또는 CMP공정을 실시하여 평탄화시킨다. (도 13참조)
다음, 상기 제6실리콘 산화막(44) 및 제3다결정실리콘층(42)을 전면식각 또는 CMP공정으로 상기 제5실리콘 산화막(40)이 노출될 때까지 제거한다. (도 14참조)
그 다음, 상기 셀영역(Ⅰ) 및 퓨즈박스영역(Ⅱ)의 상기 제5실리콘 산화막(40) 및 제6실리콘 산화막(44)을 습식식각하여 제거한다. (도 15참조)
그 후, 상기 셀영역(Ⅰ) 및 퓨즈박스영역(Ⅱ)의 식각방지막(38)을 식각하여 제거한다. (도 16참조)
다음, 상기 구조 상부에 NO, ONO 적층구조를 갖는 유전막(46)과 전하저장전극의 플레이트 전극으로 사용될 제4다결정실리콘층(48)을 순차적으로 형성한다.(도 17참조)
그 다음, 상기 퓨즈박스영역(Ⅱ) 접합영역(18)에서 안티퓨즈가 형성될 부분의 콘택 플러그(24c)와 접촉되는 유전막(46) 및 제4다결정실리콘층(48)과 상기 셀영역(Ⅰ)을 보호하는 제5감광막 패턴(50)을 형성한다.
그리고, 상기 제5감광막 패턴(50)을 식각마스크로 사용하여 상기 제4다결정실리콘층(48)과 유전막(46)을 제거한다. (도 18참조)
다음, 상기 제5감광막 패턴(50)을 제거하고, 상기 구조 상부에 제7실리콘 산화막(52)을 형성한다.
그 다음, 상기 제7실리콘 산화막(52) 상부에 상기 퓨즈박스영역(Ⅱ)에서 금속배선이 형성될 부분의 접합영역(18)과 상기 콘택 플러그(24c)와 접촉되는 유전막(46) 및 제4다결정실리콘층(48)을 노출시키는 제6감광막 패턴(54)을 형성한다.
그리고, 상기 제6감광막 패턴(54)을 식각마스크로 사용하여 상기 제7실리콘 산화막(52) 및 제1실리콘 산화막(20)을 제거하여 금속배선용 콘택홀을 형성한다. (도 19참조)
다음, 상기 제6감광막 패턴(54)을 제거하고, 상기 금속배선용 콘택홀을 통해 상기 접합영역(18)과 연결되는 금속층(56)을 형성한다. (도 20참조)
그 다음, 상기 금속층(56) 상부에 금속배선용 마스크로 사용되는 제7감광막 패턴(58)을 형성하여 상기 금속층(56)을 패터닝한 후 상기 제7감광막 패턴(58)을 제거한다. (도 21, 도 22참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은, DRAM공정시 안티퓨즈를 형성하기 때문에 퓨즈 상의 절연물 두께를 낮추기 위해 퓨즈박스를 식각하는 공정이 필요없고, 퓨즈박스가 노출되지 않아 신뢰성검사에서 불량이 발생하지 않고, 큰 전류를 흘리기 위한 드라이버 또는 패드를 필요로 하지 않으며 공정후 어떤 단계에서도 리페어가 가능하기 때문에 수율 및 신뢰성을 향상시키는 이점이 있다.
Claims (4)
- 소자분리절연막, 워드라인, 비트라인 및 하부전극이 형성되어 있는 셀영역과, 접합영역과 접속되어 있는 안티퓨즈 콘택 플러그가 형성되어 있는 퓨즈박스영역을 포함하는 반도체기판 상부에 유전막을 형성하는 공정과,상기 유전막 상부에 도전층을 형성하는 공정과,상기 도전층 상부에 상기 반도체기판의 셀영역과 상기 퓨즈박스영역의 콘택 플러그와 접속되어 안티퓨즈가 형성될 부분을 보호하는 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 식각마스크로 상기 도전층 및 유전막을 식각하여 안티퓨즈를 형성하는 공정과,상기 감광막 패턴을 제거하는 공정과,상기 퓨즈박스영역에서 금속배선이 형성될 부분을 노출시키는 금속배선용 콘택홀을 구비하는 층간절연막을 형성하는 공정과,상기 금속배선용 콘택홀을 매립하는 금속층을 형성하는 공정을 포함하는 반도체소자의 안티퓨즈 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
- 제 1 항에 있어서,상기 유전막은 NO 또는 ONO 의 적층구조를 갖는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
- 제 1 항에 있어서,상기 도전층은 다결정실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024895A KR100334388B1 (ko) | 1998-06-29 | 1998-06-29 | 반도체소자의 안티퓨즈 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024895A KR100334388B1 (ko) | 1998-06-29 | 1998-06-29 | 반도체소자의 안티퓨즈 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000003635A true KR20000003635A (ko) | 2000-01-25 |
| KR100334388B1 KR100334388B1 (ko) | 2002-07-18 |
Family
ID=19541415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980024895A KR100334388B1 (ko) | 1998-06-29 | 1998-06-29 | 반도체소자의 안티퓨즈 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100334388B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853460B1 (ko) * | 2002-07-19 | 2008-08-21 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| KR100878496B1 (ko) * | 2002-12-30 | 2009-01-13 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142597A (ja) * | 1993-11-12 | 1995-06-02 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP3402029B2 (ja) * | 1995-11-30 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH10150164A (ja) * | 1996-11-19 | 1998-06-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1998
- 1998-06-29 KR KR1019980024895A patent/KR100334388B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100853460B1 (ko) * | 2002-07-19 | 2008-08-21 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| KR100878496B1 (ko) * | 2002-12-30 | 2009-01-13 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
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|---|---|
| KR100334388B1 (ko) | 2002-07-18 |
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