KR100728963B1 - 반도체 소자의 안티퓨즈 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 안티퓨즈 형성방법을 개시한다. 개시된 본 발명의 방법은, 패키징 이후의 리페어 공정에 사용하는 반도체 소자의 안티퓨즈 형성방법으로서, 반도체 기판의 안티퓨즈용 절연막 형성 영역 중 일부분에 선택적으로 질소를 이온주입하는 단계와, 상기 질소가 이온주입된 영역을 포함한 반도체 기판 상에 안티퓨즈용 절연막을 형성하는 단계와, 상기 질소가 이온주입된 기판 영역 상부의 절연막 부분 상에 제1퓨즈전극으로서 게이트전극을 형성하는 단계와, 상기 게이트전극 일측의 기판 표면 내에 제2퓨즈전극으로서 접합영역을 형성하는 단계와, 상기 게이트전극 및 접합영역이 형성된 기판 결과물 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 내에 게이트전극과 콘택되는 제1전극단을 형성함과 아울러 접합영역과 콘택되는 제2전극단을 형성하는 단계를 포함한다.

Description

반도체 소자의 안티퓨즈 형성방법{METHOD FOR FORMING ANTI-FUSE OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 안티퓨즈 형성방법을 설명하기 위한 공정별 단면도.

<도면의 주요부분에 대한 부호의 설명>

100 : 반도체 기판 110 : 질소 이온주입영역

120b : 안티퓨즈용 절연막 130 : 게이트전극

140 : 접합영역 150 : 층간절연막

160 : 제1전극단 170 : 제2전극단

본 발명은 반도체 소자의 안티퓨즈 형성방법에 관한 것으로서, 보다 상세하게는, 디램(DRAM)과 같은 메모리 소자에 있어서 패키징 이후에 발생하기 쉬운 1 비트(bit) 또는 그 이상의 비트 결함을 효과적으로 리페어시킴으로써 소자의 제조 수율을 향상시킬 수 있는 안티퓨즈 형성방법에 관한 것이다.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적 으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(repair) 공정을 통하여 재생하기 위함이다.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈라인을 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈라인들만을 절단(cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.

그런데, 상기 웨이퍼 레벨에서의 결함 셀들을 리페어 하는 리페어 공정을 수행하더라도 패키지 공정을 수행하고 나면 웨이퍼 레벨에서 전혀 이상 없던 칩(chip)들에서 1 비트 또는 2 비트 결함이 발생하게 되는데, 이로 인한 불량률이 약 10% 가량 발생하는 바, 패키지 이후의 리페어 공정의 도입이 요구되었다. 특히, 여러 개의 칩을 패키징하는 MCP(Multi-chip Package)의 경우 1 비트 또는 2 비트 결함에 의해 디램 뿐만 아니라 상대적으로 고가인 플래쉬램 또한 사용하지 못하게 되므로 패키지 이후의 리페어 공정의 도입이 필수적이다.

그런데, 패키징 이후에는 레이져 리페어 장비를 사용할 수 없기 때문에, 패키지 이전의 리페어 공정과는 다른 새로운 방식의 퓨즈 구성이 요구된다. 이하에서는, 패키지 이후의 리페어 공정에 사용하는 퓨즈에 대해서 설명하도록 한다.

상기 패키징 이후에 사용하는 퓨즈는 통상 안티퓨즈(Anti-fuse)라 하는데, 이는 패키지 이전의 퓨즈는 절단에 의해 리페어를 수행하는 반면 패키징 이후에 사용하는 퓨즈는 절단이 아닌 상호 접속에 의해 리페어를 수행하기 때문이다. 즉, 안티퓨즈란 패키지 이전의 퓨즈에 대한 상대적인 의미로, 정상 상태에서는 전기적으로 개방(open)되어 있다가, 필요에 따라 고전압을 인가하여 도전체 사이의 절연체를 파괴하면 단락(short) 상태가 되는 퓨즈를 말한다. 이러한 안티퓨즈는 주변회로영역(Periphery)에 형성하며, 안티퓨즈를 위한 여분의 셀들 또한 주변회로영역에 형성하되 통상 리프레쉬(refresh)가 필요없는 SRAM 셀로 형성한다.

그러므로, 안티퓨즈는 2개의 도전체들 사이에 얇은 절연층을 포함한 구조를 가지며, 종래에는 안티퓨즈의 절연층으로서 ONO(oxide/nitride/oxide)와 같은 캐패시터 유전막을 사용하였다.

그런데, 반도체 소자의 고집적화가 진행됨에 따라 고용량의 캐패시터 구현을 위해 종래의 ONO 유전막 대신에 Al2O3 또는 HfO2와 같은 고유전막을 사용하게 되었고, 이에 따라, 상기 유전막을 파괴하기 위한 브레이크다운 전압(Breakdown Voltage)이 6∼7V에서 10V 정도로 높아지게 되어 더이상 상기 캐패시터 유전막을 안티퓨즈를 위한 절연층으로 사용하기 어려워지게 되었다.

더욱이, 반도체 소자의 디자인 룰(rule)이 100nm급 이하로 감소함에 따라 소자에 손상을 입힐 수 있는 전압값이 낮아지고 있기 때문에, 종래의 ONO 유전막 보다도 낮은 브레이크다운 전압을 가지면서 고집적 소자에 적용하기 적합한 새로운 안티퓨즈용 절연체가 요구되고 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 종래의 ONO 유전막 보다 낮은 브레이크다운 전압 갖는 절연층을 갖는 안티퓨즈를 형성함으로써, 소자의 손상을 가하지 않고 보다 안정적으로 안티퓨즈를 동작시킬 수 있는 방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 안티퓨즈 형성방법은, 패키징 이후의 리페어 공정에 사용하는 반도체 소자의 안티퓨즈 형성방법으로서, 반도체 기판의 안티퓨즈용 절연막 형성 영역 중 일부분에 선택적으로 질소를 이온주입하는 단계; 상기 질소가 이온주입된 영역을 포함한 반도체 기판 상에 안티퓨즈용 절연막을 형성하는 단계; 상기 질소가 이온주입된 기판 영역 상부의 절연막 부분 상에 제1퓨즈전극으로서 게이트전극을 형성하는 단계; 상기 게이트전극 일측의 기판 표면 내에 제2퓨즈전극으로서 접합영역을 형성하는 단계; 상기 게이트전극 및 접합영역이 형성된 기판 결과물 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막 내에 게이트전극과 콘택되는 제1전극단을 형성함과 아울러 접합영역과 콘택되는 제2전극단을 형성하는 단계;를 포함한다.

여기서, 상기 안티퓨즈용 절연막은 산화막으로 형성한다.

상기 산화막은 20∼28Å의 두께로 형성한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.

본 발명은 안티퓨즈의 절연층으로서 종래의 ONO 유전막 보다 낮은 브레이크다운 전압을 갖는 게이트절연막을 적용한다. 일반적으로, 게이트절연막은 산화막 재질로 형성하며, 주변회로의 동작 속도를 증가시키기 위해 셀영역에서 보다 주변회로영역에서 그 두께를 얇게 형성한다. 이를 듀얼(dual) 게이트산화막 형성방법이라고 하며, 본 발명에서는 얇은(slim) 게이트산화막에 해당하는 주변회로영역의 게이트산화막 부분을 안티퓨즈의 절연층으로 적용한다.

그런데, 주변회로영역의 게이트산화막 부분을 그대로 안티퓨즈의 절연층으로 적용하는 경우 그 두께가 셀영역의 게이트산화막 부분 보다 얇다고 하더라도, 종래의 안티퓨즈 절연층으로 사용했던 ONO 유전막과 비슷한 수준(6∼7V)의 브레이크다운 전압을 나타내기 때문에 본 발명에서는 주변회로영역의 기판 부분 중에서 안티퓨즈 형성 영역에만 선택적으로 질소(N2)를 이온주입시켜 게이트산화막 영역 중에서 안티퓨즈 형성 영역에 해당하는 게이트산화막 부분만 선택적으로 그 두께를 더욱 얇게 형성시킨다.

이와 같이, 질소 이온주입을 통해 선택적으로 안티퓨즈용 절연막 부분에 해당하는 게이트산화막의 두께를 얇게 하면, 5∼6V 정도의 낮은 브레이크다운 전압을 갖는 안티퓨즈를 구현할 수 있다.

그러므로, 본 발명은 고집적 소자에서 소자에 손상을 일으키지 않으면서 보다 안정적으로 작동할 수 있는 안티퓨즈를 형성할 수 있고, 그에 따라, 패키징 이후의 리페어 공정의 신뢰성을 향상시킬 수 있다.

자세하게, 도 1a 내지 도 1c를 참조하여, 본 발명의 실시예에 따른 반도체 소자의 안티퓨즈 형성방법을 설명하도록 한다.

도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 안티퓨즈 형성방법을 설명하기 위한 공정별 단면도이다.

도 1a를 참조하면, 반도체 기판(100)의 주변회로영역에서 안티퓨즈용 절연막 형성 영역 중 일부분에 선택적으로 질소를 이온주입하여 질소 이온주입영역(110)을 형성한다.

도 1b를 참조하면, 상기 질소가 이온주입된 영역을 포함한 기판 상에 안티퓨즈용 절연막(120a)을 형성한다. 여기서, 상기 안티퓨즈용 절연막(120a)은 열산화공정에 의한 산화막으로 형성하되, 20∼28Å 두께로 형성한다.

한편, 상기 열산화공정에 의한 산화막 형성시 질소 이온주입영역(110) 이외의 기판 영역 상에서의 산화 속도가 질소 이온주입영역(110)에서의 산화 속도 보다 상대적으로 빠르기 때문에 상기 질소 이온주입영역(110) 이외의 기판 영역 상에는 33Å 정도의 상대적으로 두꺼운 산화막(120b)이 형성된다.

그런 다음, 상기 질소 이온주입영역(110) 상부의 안티퓨즈용 절연막(120a) 부분 상에 제1퓨즈전극으로서 게이트전극(130)을 형성한다. 그리고나서, 상기 게이트전극(130) 일측의 기판 표면 내에 제2퓨즈전극으로서 접합영역(140)을 형성한다. 이때, 상기 게이트전극(130) 및 접합영역(140)은 모두 N+영역으로 형성함이 바람직하며, 필요에 따라서는, P+영역으로도 형성할 수 있다.

도 1c를 참조하면, 상기 게이트전극(130)과 접합영역(140)이 형성된 기판 결과물 상에 층간절연막(150)을 형성하고, 상기 층간절연막(150) 내에 게이트전극(130)과 콘택되는 제1전극단(160)을 형성함과 아울러 접합영역(140)과 콘택되는 제2전극단(170)을 형성한다.

이후, 도시하지는 않았지만, 공지의 후속공정을 차례로 수행하여 본 발명의 반도체 소자의 안티퓨즈를 형성한다.

이와 같이, 본 발명은 질소가 이온주입된 기판 영역 상에 형성시킨 얇은 두께의 게이트산화막을 안티퓨즈용 절연층으로 적용함으로써, 종래 ONO 유전막을 절연층으로 적용한 안티퓨즈 보다 낮은 브레이크다운 전압(5∼6V)을 갖는 안티퓨즈를 구현할 수 있다. 그러므로, 본 발명은 90nm급 이하의 고집적 소자에서도 소자에 손상을 일으키지 않으면서 보다 안정적으로 작동할 수 있는 안티퓨즈를 형성할 수 있고, 그에 따라, 패키징 이후의 리페어 공정의 신뢰성을 향상시킬 수 있어서, 소자의 제조수율을 증가시킬 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 패키징 이후의 리페어 공정에 사용하는 반도체 소자의 안티퓨즈 형성방법에 있어서, 질소가 이온주입된 기판 영역 상에 형성시킨 얇은 두께의 게이트산화막을 안티퓨즈용 절연층으로 적용함으로써, 종래 ONO 유전막을 절연층으로 적용한 안티퓨즈 보다 낮은 브레이크다운 전압(5∼6V)을 갖는 안티퓨즈를 구현할 수 있다.

그러므로, 본 발명은 90nm급 이하의 고집적 소자에서도 소자에 손상을 일으키지 않으면서 보다 안정적으로 작동할 수 있는 안티퓨즈를 형성할 수 있고, 그에 따라, 패키징 이후의 리페어 공정의 신뢰성을 향상시킬 수 있어서, 소자의 제조수율을 증가시킬 수 있다.

Claims (3)

1. 패키징 이후의 리페어 공정에 사용하는 반도체 소자의 안티퓨즈 형성방법으로서,

   반도체 기판의 안티퓨즈용 절연막 형성 영역 중 일부분에 선택적으로 질소를 이온주입하는 단계;

   상기 질소가 이온주입된 영역을 포함한 반도체 기판 상에 안티퓨즈용 절연막을 형성하는 단계;

   상기 질소가 이온주입된 기판 영역 상부의 절연막 부분 상에 제1퓨즈전극으로서 게이트전극을 형성하는 단계;

   상기 게이트전극 일측의 기판 표면 내에 제2퓨즈전극으로서 접합영역을 형성하는 단계;

   상기 게이트전극 및 접합영역이 형성된 기판 결과물 상에 층간절연막을 형성하는 단계; 및

   상기 층간절연막 내에 게이트전극과 콘택되는 제1전극단을 형성함과 아울러 접합영역과 콘택되는 제2전극단을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 형성방법.
2. 제 1 항에 있어서, 상기 안티퓨즈용 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 안티퓨즈 형성방법.
3. 제 2 항에 있어서, 상기 산화막은 20∼28Å의 두께로 형성하는 것을 특징으 로 하는 반도체 소자의 안티퓨즈 형성방법.

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