KR20010005306A - 반도체소자의 안티퓨즈 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로, 안티퓨즈(anti fuse)의 제조공정에서 제1다결정실리콘층/제1산화막/제2다결정실리콘층/제2산화막의 적층구조에 콘택홀을 형성하되, 상기 적층구조의 측벽에 얇은 절연막 스페이서를 형성하면서 콘택홀을 형성한 다음, 제3다결정실리콘층을 형성하여 상기 콘택홀을 매립하여 상기 제2다결정실리콘층이 제1다결정실리콘층 및 제3다결정실리콘층과 절연막 스페이서에 의해 절연되게 하여 낮은 전압으로도 리페어 공정이 가능한 안티퓨즈를 형성함으로써 고전압을 발생시켜 전달하는 회로를 간단하게 하여 퓨즈가 형성되는 면적을 감소시켜 반도체소자의 고집적화를 가능하게 하고, 간단한 방법으로 리페어 공정을 할 수 있는 기술이다.

Description

반도체소자의 안티퓨즈 제조방법{Manufacturing method for anti-fuse of semiconductor device}

본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로서, 특히 안티퓨즈제조공정에서 유전체막의 파괴 전압을 낮춤으로써 낮은 전압에서 신호를 전달할 수 있는 반도체소자의 안티퓨즈 제조방법에 관한 것이다.

일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.

따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.

이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.

이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 파괴해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 파괴 과정에서 심한 파괴로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.

그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈와 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.

메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할 때 퓨즈를 이용할 수 있다.

일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈를 만들어 큰 전류를 흘려 퓨즈를 끊는 방법과 금속 또는 다결정실리콘 퓨즈를 만들어 레이져를 이용하여 퓨즈를 끊는 방식, 그리고 절연체를 통한 터널링 전자(tunneling electron)으로 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다.

또한, 상기와 같은 퓨즈는 리페어 공정시 장비에 소모되는 비용이 많고, 패키지(pakage)이후에는 리페어가 불가능하기 때문에 백 엔드(back end) 수율이 저하되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 퓨즈와 반대 방식을 사용하는 안티퓨즈를 사용하여 패키지 후에도 리페어가 가능하게 하였다.

상기 안티퓨즈는 캐패시터의 유전체막을 파괴시켜 신호를 전달하는 것으로, 상기 유전체막을 파괴하기 위해서는 8V 이상의 고전압을 인가해야 하기 때문에 회로 설계시 많은 면적을 차지하고 회로가 복잡하게 설계되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 도전층/절연막/도전층/절연막의 적층구조를 형성한 다음, 콘택공정을 적용한 식각공정을 실시하면서 그 식각면에 산화막 스페이서를 형성시켜 후속공정으로 형성되는 도전층과 안티퓨즈의 전극으로 사용되는 도전층을 절연시킴으로써 낮은 전압으로도 리페어공정을 가능하게 하는 반도체소자의 안티퓨즈 제조방법을 제공하는데 그 목적이 있다.

도 1 내지 도 6 은 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시하는 단면도.

〈 도면의 주요부분에 대한 부호 설명 〉

11 : 반도체기판 13 : 제1평탄화막

15 : 제1도전층 17 : 제2평탄화막

19 : 제2도전층 21 : 제3평탄화막

25 : 질화막 27a : 제1산화막

27b : 제1산화막 스페이서 29a : 제2산화막

29b : 제2산화막 스페이서 31 : 제3도전층

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은,

반도체기판 상부에 제1평탄화막을 형성하고, 상기 제1평탄화막 상부에 제1도전층 패턴을 형성하는 공정과,

전체표면 상부에 제2평탄화막을 형성하고 상기 제2평탄화막 상부에 안티퓨즈의 전극으로 사용되는 제2도전층 패턴을 형성하는 공정과,

전체표면 상부에 상기 제2도전층 패턴에서 콘택으로 예정되는 부분을 노출시키는 제3평탄화막을 형성하는 공정과,

상기 제3평탄화막의 측벽에 제1산화막과 질화막 적층구조의 스페이서를 형성하는 공정과,

상기 제1산화막 스페이서와 제3평탄화막을 식각마스크로 사용하여 상기 제2도전층 패턴을 식각하여 상기 제2평탄화막을 노출시키는 공정과,

상기 제2도전층 패턴의 식각면에 제2산화막 스페이서를 형성하는 공정과,

상기 제1산화막 스페이서, 제2산화막 스페이서 및 제3평탄화막을 식각마스크로 사용하여 상기 제2평탄화막을 식각하여 상기 제1도전층 패턴을 노출시키는 공정과,

전체표면 상부에 상기 제1도전층 패턴과 접속되고, 상기 제2도전층 패턴과 절연되는 제3도전층을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 6 은 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도이다.

반도체기판(11) 상부에 제1평탄화막(13)을 형성한 다음, 상기 제1평탄화막(13) 상부에 제1도전층 패턴(15)을 형성한다. 이때, 상기 제1도전층 패턴(15)은 후속공정에서 건식식각공정시 식각장벽으로 사용되기 때문에 콘택이 상기 제1도전층 패턴(15) 내에 형성되도록 충분한 크기로 형성한다.

다음, 전체표면 상부에 제2평탄화막(17)을 형성하고, 상기 제2평탄화막(17) 상부에 안티퓨즈의 전극으로 사용되는 제2도전층 패턴(19)을 형성한다.

그 다음, 전체표면 상부에 제3평탄화막(21)을 형성한다.

다음, 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 사용한 식각공정으로 상기 제3평탄화막(21)을 식각하여 상기 제2도전층 패턴(19)을 노출시킨다. (도 1참조)

그 다음, 전체표면 상부에 질화막(25)과 제1산화막(27a)을 순차적으로 형성한다. (도 2참조)

다음, 상기 제1산화막(27a)을 전면적으로 건식식각하되, 상기 질화막(25)을 식각장벽으로 사용하여 실시하여 상기 제3평탄화막(21)의 식각면에 제1산화막 스페이서(27b)를 형성한다.

이어서, 상기 질화막(25)을 전면적으로 건식식각하여 상기 제2도전층 패턴(19)을 노출시킨다. 상기 공정으로 상기 제3평탄화막(21)의 식각면에 제1산화막(27a)과 질화막(25) 적층구조의 스페이서가 형성된다. (도 3참조)

다음, 상기 제1산화막 스페이서(27b)와 제3평탄화막(21)을 식각마스크로 사용하여 상기 제2도전층 패턴(19)을 식각하여 상기 제2평탄화막(17)을 노출시킨다.

그 다음, 전체표면 상부에 제2산화막(29a)을 형성한다. (도 4참조)

그 후, 상기 제2산화막(29a)을 전면적으로 건식식각하여 상기 제2도전층 패턴(19)의 식각면에 제2산화막 스페이서(29b)를 형성한다. 상기 제2산화막 스페이서(29b)는 상기 제1산화막 스페이서(27b)의 하부에 형성되되, 상기 제1산화막 스페이서(27b)보다 얇게 형성된다.

다음, 상기 제1산화막 스페이서(27b), 제2산화막 스페이서(29b) 및 제3평탄화막(21)을 식각마스크로 사용하여 상기 제2평탄화막(17)을 식각하여 상기 제1도전층 패턴(15)을 노출시킨다. (도 5참조)

그 다음, 전체표면 상부에 제3도전층(31)을 형성하되, 상기 제1도전층 패턴(15)과는 접속되고, 상기 제2도전층 패턴(19)과는 절연되도록 형성한다. 이때, 상기 제3도전층(31)을 세정공정을 과도하게 실시하여 상기 제2산화막 스페이서의 상부를 제거한 다음, 산화공정을 실시하여 상기 제2산화막 스페이서(29b)의 상부에 다시 산화막을 형성하여 상기 제2도전층 패턴(19)과 제3도전층(31)이 확실하게 절연되도록 한다.

상기 제3도전층(31)은 상기 제2도전층 패턴(19)과 제2산화막 스페이서(29b)에 의해 절연되어 있으며, 원하는 때에 일정 이상의 전압이 인가되면 상기 제3도전층(31)과 상기 제2도전층 패턴(19) 간의 제2산화막 스페이서(29b)가 파괴되어 전기적으로 연결되어 리페어공정이 실시된다.

그리고, 상기 제2산화막 스페이서(29b)의 두께에 따라 인가하는 전압의 크기가 달라질 수 있다. (도 6참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은, 안티퓨즈의 제조공정에서 제1다결정실리콘층/제1산화막/제2다결정실리콘층/제2산화막의 적층구조에 콘택홀을 형성하되, 상기 적층구조의 측벽에 얇은 절연막 스페이서를 형성하면서 콘택홀을 형성한 다음, 제3다결정실리콘층을 형성하여 상기 콘택홀을 매립하여 낮은 전압으로도 리페어 공정이 가능한 안티퓨즈를 형성함으로써 고전압을 발생시켜 전달하는 회로를 간단하게 하여 퓨즈가 형성되는 면적을 감소시켜 반도체소자의 고집적화를 가능하게 하고, 간단한 방법으로 리페어 공정을 할 수 있는 이점이 있다.

Claims (3)

1. 반도체기판 상부에 제1평탄화막을 형성하고, 상기 제1평탄화막 상부에 제1도전층 패턴을 형성하는 공정과,

   전체표면 상부에 제2평탄화막을 형성하고 상기 제2평탄화막 상부에 안티퓨즈의 전극으로 사용되는 제2도전층 패턴을 형성하는 공정과,

   전체표면 상부에 상기 제2도전층 패턴에서 콘택으로 예정되는 부분을 노출시키는 제3평탄화막을 형성하는 공정과,

   상기 제3평탄화막의 측벽에 제1산화막과 질화막 적층구조의 스페이서를 형성하는 공정과,

   상기 제1산화막 스페이서와 제3평탄화막을 식각마스크로 사용하여 상기 제2도전층 패턴을 식각하여 상기 제2평탄화막을 노출시키는 공정과,

   상기 제2도전층 패턴의 식각면에 제2산화막 스페이서를 형성하는 공정과,

   상기 제1산화막 스페이서, 제2산화막 스페이서 및 제3평탄화막을 식각마스크로 사용하여 상기 제2평탄화막을 식각하여 상기 제1도전층 패턴을 노출시키는 공정과,

   전체표면 상부에 상기 제1도전층 패턴과 접속되고, 상기 제2도전층 패턴과 절연되는 제3도전층을 형성하는 공정을 포함하는 반도체소자의 안티퓨즈 제조방법.
2. 제 1 항에 있어서,

   상기 제1산화막 스페이서는 제1산화막을 형성하고 상기 질화막을 식각장벽으로 사용하여 전면적으로 건식식각하여 형성하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
3. 제 1 항에 있어서,

   상기 제3도전층을 형성하기 전에 세정공정을 과도하게 실시하여 상기 제2산화막 스페이서의 상부를 제거한 다음, 산화공정을 실시하여 상기 제2산화막 스페이서의 상부에 다시 산화막을 형성하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.