KR20010063850A - 반도체소자의 안티퓨즈 제조방법 - Google Patents

반도체소자의 안티퓨즈 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 안티퓨즈(anti fuse) 제조방법에 관한 것으로, 텅스텐실리사이드층/다결정실리콘층의 적층구조를 갖는 비트라인 표면에 ONO막을 형성하고, 상기 ONO막 표면에 다결정실리콘층을 형성하여 안티퓨즈를 형성함으로써 상기 텅스텐실리사이드층의 표면이 거친 특성을 이용하여 상기 ONO막의 브레이크다운전압(breakdown voltage)을 감소시켜 낮은 전압으로도 리페어공정을 실시할 수 있기 때문에 고전압을 발생시켜 전달하는 회로를 간단하게 형성하여 퓨즈가 형성되는 면적을 감소시켜 반도체소자의 고집적화를 가능하게 할 수 있다.

Description

반도체소자의 안티퓨즈 제조방법{Manufacturing method for antifuse of semiconductor device}
본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로서, 특히 안티퓨즈제조공정에서 텅스텐실리사이드층의 표면이 거친 특성을 이용하여 ONO막의 파괴전압을 낮추는 반도체소자의 안티퓨즈 제조방법에 관한 것이다.
일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.
따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.
이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.
이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 파괴해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 파괴 과정에서 칩을 분석할 수 없을 정도로 심하게 파괴되는 경우가 발생된다.
그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈와 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.
메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할 때 퓨즈를 이용할 수 있다.
일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈를 만들어 큰 전류를 흘려 퓨즈를 끊는 방법과 금속 또는 다결정실리콘 퓨즈를 만들어 레이져를 이용하여 퓨즈를 끊는 방식, 그리고 절연체를 통한 터널링 전자(tunneling electron)를 사용하여 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다.
또한, 상기와 같은 퓨즈는 리페어 공정시 장비에 소모되는 비용이 많고, 패키지(pakage)이후 번인(burn-in)과정을 거치면서 발생되는 페일(fail)은 리페어가 불가능하기 때문에 백 엔드(back end) 수율이 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 퓨즈와 반대 방식을 사용하는 안티퓨즈를 사용하여 패키지 후에도 리페어가 가능하게 하였다.
상기와 같이 종래기술에 따른 반도체소자의 안티퓨즈 제조방법은, 2개의 도전층 사이에 ONO막을 형성하여 절연시킨 후, 원하는 시기에 일정 이상의 전압을 인가하면 상기 2개의 도전층을 절연시키고 있는 상기 ONO막을 물리적으로 파괴시켜 두개의 도전층 간에 전기적으로 연결시켜 사용하였으나, 상기와 같은 방법은 7 ∼ 10V의 고전압에서 실시되기 때문에 회로 설계시 많은 면적을 차지하고, 회로가 복잡하게 설계되어 실제 소자에 적용이 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 텅스텐실리사이드층/다결정실리콘층의 구조를 갖는 비트라인을 하나의 퓨즈전극으로 사용하고, 후속공정에서 유전체막인 ONO막을 표면이 거친 상기 텅스텐실리사이드층 상부에 형성시킨 다음, 다결정실리콘층을 형성하여 퓨즈를 형성함으로써 상기 텅스텐실리사이드층의 거친 표면 특성을 이용하여 상기 ONO막의 파괴전압을 낮춰 리페어공정을 용이하게 하는 반도체소자의 안티퓨즈 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11 : 반도체기판 12 : 제1층간절연막
13 : 게이트전극용 도전층 15 : 제2층간절연막
16 : 비트라인용 도전층 17 : 텅스텐실리사이드층
19 : 제3층간절연막 패턴 20 : 콘택홀
21 : 절연막 스페이서 23 : ONO막
25 : 플레이트전극용 도전층
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은,
반도체기판의 퓨즈박스영역 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 게이트전극용 도전층, 제2층간절연막을 형성하는 공정과,
상기 제2층간절연막 상부에 비트라인용 도전층과 표면이 거친 텅스텐실리사이드층을 순차적으로 형성하는 공정과,
상기 텅스텐실리사이드층 상부에 퓨즈가 형성될 부분을 노출시키는 콘택홀이 구비된 제3층간절연막 패턴을 형성하는 공정과,
상기 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면 상부에 상기 콘택홀을 통해서 노출된 텅스텐실리사이드층과 접속되도록 ONO막을 형성하는 공정과,
전체표면 상부에 캐패시터의 플레이트전극용 도전층을 형성하여 안티퓨즈를형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 퓨즈박스영역 상부에 제1층간절연막(12)을 형성하고, 게이트전극용 도전층(13)을 형성한다.
다음, 상기 게이트전극용 도전층(13) 상부에 제2층간절연막(15)을 형성한다.
그 다음, 상기 제2층간절연막(15) 상부에 비트라인용 도전층(16)과 텅스텐실리사이드층(17)을 순차적으로 형성한다. 여기서, 상기 비트라인용 도전층(16)과 텅스텐실리사이드층(17)은 셀영역에서 비트라인으로 사용되고, 상기 텅스텐실리사이드층(17)은 표면이 거친 특성이 있다. (도 1참조)
다음, 상기 텅스텐실리사이드층(17) 상부에 제3층간절연막(19)을 형성하고, 퓨즈가 형성될 부분을 노출시키는 콘택마스크를 식각마스크로 사용하여 상기 제3층간절연막(19)을 식각하여 상기 텅스텐실리사이드층(17)을 노출시키는 콘택홀(20)을 형성한다. 상기 식각공정시 하부에 형성되어 있는 게이트전극용 도전층(13)에 의해 단차가 높게 형성되어 상기 콘택홀(20)을 내부에 식각잔류물이 남지 않도록 식각특성을 향상시킨다. (도 2참조)
그 다음, 상기 콘택홀(20)의 측벽에 절연막 스페이서(21)를 형성한다. 이때, 상기 절연막 스페이서(21)는 셀영역에서 실시되는 공정시 퓨즈박스영역에서는 마스크를 형성하지 않기 때문에 증착되는 박막들이 모두 전면식각공정으로 제거되고,단차부분인 콘택홀(20)의 측벽에 형성된 것이다.
다음, 전체표면 상부에 ONO막(23)을 형성한다. 이때, 상기 콘택홀에 의해 노출된 텅스텐실리사이드층(17)과 상기 ONO막(23)이 접속된다.
여기서, 상기 텅스텐실리사이드층(17)의 표면이 거칠기 때문에 날카로운 부분이 형성되고, 상기 날카로운 부분에 형성되는 ONO막이 파괴되기 쉽다. (도 3참조)
다음, 전체표면 상부에 캐패시터의 플레이트전극용 도전층(25)을 형성하고, 후속공정으로 상기 플레이트전극용 도전층(25)을 안티퓨즈의 다른 한쪽 전극에 연결한다. (도 4참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은, 텅스텐실리사이드층/다결정실리콘층의 적층구조를 갖는 비트라인 표면에 ONO막을 형성하고, 상기 ONO막 표면에 다결정실리콘층을 형성하여 안티퓨즈를 형성함으로써 상기 텅스텐실리사이드층의 표면이 거친 특성으로 상기 ONO막의 브레이크다운전압을 감소시켜 낮은 전압으로도 리페어공정을 실시할 수 있기 때문에 고전압을 발생시켜 전달하는 회로를 간단하게 형성하여 퓨즈가 형성되는 면적을 감소시켜 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (2)

  1. 반도체기판의 퓨즈박스영역 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 게이트전극용 도전층, 제2층간절연막을 형성하는 공정과,
    상기 제2층간절연막 상부에 비트라인용 도전층과 표면이 거친 텅스텐실리사이드층을 순차적으로 형성하는 공정과,
    상기 텅스텐실리사이드층 상부에 퓨즈가 형성될 부분을 노출시키는 콘택홀이 구비된 제3층간절연막 패턴을 형성하는 공정과,
    상기 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,
    전체표면 상부에 상기 콘택홀을 통해서 노출된 텅스텐실리사이드층과 접속되도록 ONO막을 형성하는 공정과,
    전체표면 상부에 캐패시터의 플레이트전극용 도전층을 형성하여 안티퓨즈를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
  2. 제 1 항에 있어서,
    상기 비트라인용 도전층과 텅스텐실리사이드층은 셀영역에서 비트라인으로 사용되는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
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