KR20040002286A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 퓨즈를 형성하고, 전체표면 상부에 리페어(repair)를 하기 위한 산화막을 소정 두께 형성한 다음, 상기 산화막 상부에 상기 산화막 및 후속공정으로 형성되는 층간절연막과 식각선택비 차이를 갖는 질화막으로 식각방지막을 형성함으로써 상기 퓨즈 상에 형성되는 산화막을 균일한 두께로 조절할 수 있기 때문에 리페어 공정 시 수율을 향상시키고, 그에 따른 반도체소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게 퓨즈 상부에 형성되는 산화막의 두께를 균일하게 형성하는 반도체소자의 제조방법에 관한 것이다.

만약에 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.

따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.

이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(package)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.

이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 절단해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 절단 과정에서 심한 절단으로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.

그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈라인과 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.

메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할때 퓨즈라인을 이용할 수 있다.

일반적으로 사용되는 퓨즈의 방식으로는 큰 전류를 흘려 퓨즈라인을 끊는 방법과 금속 또는 다결정실리콘 퓨즈라인을 만들어 레이져를 이용하여 퓨즈라인을 끊는 방식, 그리고 절연막을 통한 터널링 전자(tunneling electron)로 플로우팅 게이트를 전하(charge)시키는 플로우팅 게이트 방식이 있다.

특히, 상기 큰 전류를 흘러 퓨즈라인을 끊는 방법은 두개의 전극 사이에 절연막이 개재되어 있다가 내부 바이어스(internal bias) 또는 외부 바이어스(external bias)를 통하여 프로그래밍화되어 절연막의 파괴(rupture)가 일어나면서 두개의 전극사이에 전도성의 채널(conductive channel)을 형성하는 것이다. 이때, 상기 절연막의 파괴 특성을 향상시키기 위하여 전극 사이에 인가하는 전압이 게이트 절연막의 항복전압보다 작아야 하고, 오프상태(off-state)에서 누설전류는 가능한한 작아야 한다. 그리고, 상기 절연막은 저항성분이 크고 유전율이 작은 물질을 사용하여 캐패시턴스 및 RC 딜레이를 감소시킨다.

상기한 바와 같이 종래기술에 따른 반도체소자의 제조공정은 퓨즈를 형성한 후 후속공정이 진행됨에 따라 상기 퓨즈 상부에 절연막이 계속 적층되기 때문에 최종 페시베이션막을 형성한 다음, 상기 퓨즈 상부에 소정 두께의 절연막만 남기기 위한 사진식각공정을 진행한다.

그러나, 상기 퓨즈 상부에 여러 종류의 절연막이 적층되어 있고, 상기 퓨즈 형성 후 실시되는 공정에 대한 변수가 있어 상기 퓨즈 상에만 일정 두께의 절연막을 남기기 어려울 뿐만 아니라 동일 웨이퍼 내, 웨이퍼 간 및 로트(LOT) 간에 퓨즈상에 형성되는 절연막의 두께 차이 때문에 레이저를 이용한 리페어 공정 시 레이저 빔(beam)이 디포커스(defocus)되어 공정 수율 및 소자의 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 퓨즈를 형성한 다음, 상기 퓨즈 상부에 리페어를 위한 산화막을 소정 두께 형성한 후 상기 산화막 상부에 상기 산화막과 식각선택비 차이를 갖는 질화막을 형성하고, 후속공정을 진행함으로써 퓨즈 상부에 리페어를 위한 산화막을 노출시키는 공정 시 상기 질화막을 식각장벽으로 식각공정을 진행하여 상기 퓨즈 상부에 균일한 두께의 산화막을 형성하여 리페어공정을 용이하게 할 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1 내지 도 4 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 하부절연막 13 :퓨즈

15 : 산화막 17 : 식각방지막

19 : 층간절연막 21 : 페시베이션막

23 : 감광막패턴

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법는,

반도체기판 상부에 하부절연막을 형성하는 공정과,

상기 하부절연막 상부에 퓨즈를 형성하는 공정과,

전체표면 상부에 리페어를 위한 산화막을 형성하는 공정과,

상기 산화막 상부에 상기 산화막과 식각선택비 차이를 갖는 박막을 이용하여 식각방지막을 형성하는 공정과,

상기 식각방지막 상부에 층간절연막 및 페시베이션막을 형성하는 공정과,

상기 페시베이션막 상부에 퓨즈박스영역으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 공정과,

상기 감광막패턴을 식각마스크로 상기 페시베이션막을 형성하되, 과도식각공정으로 실시하여 상기 층간절연막을 소정 두께 식각하는 공정과,

상기 감광막패턴을 식각마스크로 상기 층간절연막을 식각하되, 상기 식각방지막을 식각장벽으로 사용하여 제거하는 공정과,

상기 감광막패턴을 식각마스크로 상기 식각방지막을 제거하여 상기 퓨즈 상부에 상기 산화막을 잔류시키는 공정과,

상기 산화막은 1000 ∼ 5000Å 두께로 형성되는 것과,

상기 식각방지막은 질화막을 이용하여 300 ∼ 1000Å 두께로 형성되는 것과,

상기 층간절연막은 다층으로 형성되는 것과,

상기 페시베이션막은 질화막으로 형성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 4 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도로서, 반도체기판의 퓨즈영역을 도시한다.

먼저, 반도체기판(도시안됨) 상부에 하부절연막(11)을 형성한다.

다음, 상기 하부절연막(11) 상부에 퓨즈(13)를 형성한다. 이때, 상기 퓨즈(13)는 반도체기판의 셀영역에서 워드라인, 비트라인 등의 도전 배선 형성공정 시 형성된다.

그 다음, 전체표면 상부에 소정 두께의 산화막(15)을 형성한다. 이때, 상기 산화막(15)은 1000 ∼ 5000Å 두께로 형성되며, 최종적으로 리페어를 위해 상기 퓨즈(13) 상에 잔류하게될 두께로 형성된 것이다.

다음, 상기 산화막(15) 상부에 상기 산화막(15)과 식각선택비 차이를 갖는 질화막으로 식각방지막(17)을 형성한다. 이때, 상기 식각방지막(17)은 300 ∼ 1000Å로 형성된다.

그 다음, 상기 식각방지막(17) 상부에 층간절연막(19)을 형성한다. 이때, 상기 층간절연막(19)은 산화막계열의 박막으로 형성되며, 상기 퓨즈(13) 형성 후 진행되는 후속공정으로 계속 적층되어 다층으로 이루어진다.

다음, 상기 층간절연막(19) 상부에 페시베이션막(21)을 형성한다. 이때, 상기 페시베이션막(21)은 질화막으로 형성된 것이다. (도 1 참조)

그 다음, 상기 페시베이션막(21) 상부에 퓨즈박스영역으로 예정되는 부분을 노출시키는 감광막패턴(23)을 형성한다.

다음, 상기 감광막패턴(23)을 식각마스크로 상기 페시베이션막(21)을 식각한다. 이때, 상기 식각공정을 과도식각공정으로 실시하여 상기 층간절연막(19)도 소정 두께 제거한다. (도 2 참조)

그 다음, 상기 감광막패턴(23)을 식각마스크로 상기 층간절연막(19)을 식각하되, 상기 식각방지막(17)을 식각장벽으로 사용하여 상기 층간절연막(19)만 선택적으로 제거한다. (도 3 참조)

다음, 상기 감광막패턴(23)을 식각마스크로 상기 식각방지막(17)을 제거하여 상기 산화막(15)을 노출시킨다.

그 후, 상기 감광막패턴(23)을 제거한다. (도 4 참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 퓨즈를 형성하고, 전체표면 상부에 리페어를 하기 위한 산화막을 소정 두께 형성한 다음, 상기 산화막 상부에 상기 산화막 및 후속공정으로 형성되는 층간절연막과 식각선택비 차이를 갖는 질화막으로 식각방지막을 형성함으로써 상기 퓨즈 상에 형성되는 산화막을 균일한 두께로 조절할 수 있기 때문에 리페어 공정 시 수율을 향상시키고, 그에 따른 반도체소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (5)

1. 반도체기판 상부에 하부절연막을 형성하는 공정과,

   상기 하부절연막 상부에 퓨즈를 형성하는 공정과,

   전체표면 상부에 리페어를 위한 산화막을 형성하는 공정과,

   상기 산화막 상부에 상기 산화막과 식각선택비 차이를 갖는 박막을 이용하여 식각방지막을 형성하는 공정과,

   상기 식각방지막 상부에 층간절연막 및 페시베이션막을 형성하는 공정과,

   상기 페시베이션막 상부에 퓨즈박스영역으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 공정과,

   상기 감광막패턴을 식각마스크로 상기 페시베이션막을 형성하되, 과도식각공정으로 실시하여 상기 층간절연막을 소정 두께 식각하는 공정과,

   상기 감광막패턴을 식각마스크로 상기 층간절연막을 식각하되, 상기 식각방지막을 식각장벽으로 사용하여 제거하는 공정과,

   상기 감광막패턴을 식각마스크로 상기 식각방지막을 제거하여 상기 퓨즈 상부에 상기 산화막을 잔류시키는 공정을 포함하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 산화막은 1000 ∼ 5000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서,

   상기 식각방지막은 질화막을 이용하여 300 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1 항에 있어서,

   상기 층간절연막은 다층으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서,

   상기 페시베이션막은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.