JPH11145302A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH11145302A JPH11145302A JP10227419A JP22741998A JPH11145302A JP H11145302 A JPH11145302 A JP H11145302A JP 10227419 A JP10227419 A JP 10227419A JP 22741998 A JP22741998 A JP 22741998A JP H11145302 A JPH11145302 A JP H11145302A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 ヒューズボックス上部の絶縁膜の厚さをチッ
プ全体において均一にすることにより、半導体素子のリ
ペア不良を無くして歩留まりを向上させる、半導体素子
の製造方法を提供する。 【解決手段】 多数のヒューズ２１が備えられる多数の
ヒューズボックスを含む全体構造上部に第１絶縁膜２３
を形成する。次に、第１絶縁膜２３の前記ヒューズボッ
クスの上部にある部分の上部にエッチング停止膜パター
ン２５Ａを形成する。次に、エッチング停止膜パターン
２５Ａ上部に第２絶縁膜２７を形成する。次に、第２絶
縁膜２７の前記ヒューズボックスの上部にある部分をエ
ッチングし、エッチング停止膜パターン２５Ａが露出さ
れるようにする。次に、露出された前記エッチング停止
膜パターン２５Ａをエッチングする。以上の工程により
前記ヒューズボックスにあるヒューズ２１の上部には、
均一な厚さの第１絶縁膜のみ残る。
プ全体において均一にすることにより、半導体素子のリ
ペア不良を無くして歩留まりを向上させる、半導体素子
の製造方法を提供する。 【解決手段】 多数のヒューズ２１が備えられる多数の
ヒューズボックスを含む全体構造上部に第１絶縁膜２３
を形成する。次に、第１絶縁膜２３の前記ヒューズボッ
クスの上部にある部分の上部にエッチング停止膜パター
ン２５Ａを形成する。次に、エッチング停止膜パターン
２５Ａ上部に第２絶縁膜２７を形成する。次に、第２絶
縁膜２７の前記ヒューズボックスの上部にある部分をエ
ッチングし、エッチング停止膜パターン２５Ａが露出さ
れるようにする。次に、露出された前記エッチング停止
膜パターン２５Ａをエッチングする。以上の工程により
前記ヒューズボックスにあるヒューズ２１の上部には、
均一な厚さの第１絶縁膜のみ残る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特にヒューズ（Fuse）ボックス上部に残る絶
縁膜が均一な厚さを有するようにするため、エッチング
停止膜を利用するヒューズボックスを有する半導体素子
の製造方法に関する。
法に関し、特にヒューズ（Fuse）ボックス上部に残る絶
縁膜が均一な厚さを有するようにするため、エッチング
停止膜を利用するヒューズボックスを有する半導体素子
の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子において、数多いセ
ル又はローカラムラインのうち一つのセルの不良によっ
てチップそのものが不良になることを防止するため、ロ
ーカラムラインを取替えることができるように、余分の
ラインと、不良が発生したラインを前記余分のラインに
取替えるためのヒューズを多数備えた多数のヒューズボ
ックスと、を備えている。すなわち、不良部を有するラ
インに連結されたヒューズを切断することにより、新し
いラインに連結するリペア（Repair）方法を利用して半
導体素子の歩留りを向上させている。
ル又はローカラムラインのうち一つのセルの不良によっ
てチップそのものが不良になることを防止するため、ロ
ーカラムラインを取替えることができるように、余分の
ラインと、不良が発生したラインを前記余分のラインに
取替えるためのヒューズを多数備えた多数のヒューズボ
ックスと、を備えている。すなわち、不良部を有するラ
インに連結されたヒューズを切断することにより、新し
いラインに連結するリペア（Repair）方法を利用して半
導体素子の歩留りを向上させている。
【０００３】しかし、前記ヒューズが連結されるライン
はビットライン、又はワードラインであり、これら半導
体素子の基板上に形成されたビットライン又はワードラ
インの上部には厚い絶縁膜が後続工程により形成され
る。すなわち、すべての工程を完了し半導体素子のチッ
プをテストした後、不良が発生したラインに該当するヒ
ューズを切断するためにはヒューズボックス上部に残る
絶縁膜をエッチングしなければならない。
はビットライン、又はワードラインであり、これら半導
体素子の基板上に形成されたビットライン又はワードラ
インの上部には厚い絶縁膜が後続工程により形成され
る。すなわち、すべての工程を完了し半導体素子のチッ
プをテストした後、不良が発生したラインに該当するヒ
ューズを切断するためにはヒューズボックス上部に残る
絶縁膜をエッチングしなければならない。
【０００４】さらに、半導体素子が漸次高集積化される
ことに従い金属配線層の層数は増加することになり、そ
れに伴ってヒューズ上部の絶縁膜の厚さも増加すること
になる。さらには、ウェハーチップ内での位置に従い絶
縁膜の高さに差が発生するので、リペア工程を進めるた
めヒューズボックス上部にある絶縁膜をエッチングする
場合、厚さの差により正確にリペアができない、という
問題が発生する。
ことに従い金属配線層の層数は増加することになり、そ
れに伴ってヒューズ上部の絶縁膜の厚さも増加すること
になる。さらには、ウェハーチップ内での位置に従い絶
縁膜の高さに差が発生するので、リペア工程を進めるた
めヒューズボックス上部にある絶縁膜をエッチングする
場合、厚さの差により正確にリペアができない、という
問題が発生する。
【０００５】以上の点をふまえ、一般のヒューズボック
スの構造および従来のヒューズボックスの作製方法につ
いて、図１および図２を用いて説明する。
スの構造および従来のヒューズボックスの作製方法につ
いて、図１および図２を用いて説明する。
【０００６】図１は、一般のヒューズボックスのレイア
ウト（LAY−OUT）を示したものである。ヒューズボック
ス４には導電層からなるヒューズ２が多数個配列されて
いる。また、図２は、従来技術により半導体素子を作製
した後のヒューズボックスの構造を、図１のＡ−Ａ線に
沿った断面図により示したものである。
ウト（LAY−OUT）を示したものである。ヒューズボック
ス４には導電層からなるヒューズ２が多数個配列されて
いる。また、図２は、従来技術により半導体素子を作製
した後のヒューズボックスの構造を、図１のＡ−Ａ線に
沿った断面図により示したものである。
【０００７】まず、下部絶縁膜１０上部にはヒューズ２
として利用される導電層１１を形成する。さらに、その
後続工程において上部絶縁膜１３を形成する。次に、後
のリペア工程を容易にするために、導電層１１上部の上
部絶縁膜１３を一定厚さＢを有する残留絶縁膜を残して
エッチングする。ここで、前記残留絶縁膜を残すのは、
工程途中において導電層１１が外部に露出して反応して
腐蝕することを防ぐためである。
として利用される導電層１１を形成する。さらに、その
後続工程において上部絶縁膜１３を形成する。次に、後
のリペア工程を容易にするために、導電層１１上部の上
部絶縁膜１３を一定厚さＢを有する残留絶縁膜を残して
エッチングする。ここで、前記残留絶縁膜を残すのは、
工程途中において導電層１１が外部に露出して反応して
腐蝕することを防ぐためである。
【０００８】
【発明が解決しようとする課題】ところが、導電層１１
上部の前記残留絶縁膜の厚さがチップ全体において均一
であれば何等の問題は発生しないが、実際は、チップ内
における導電層１１の位置によって前記残留絶縁膜の厚
さにはばらつきが生じていた。このため、前記残留絶縁
膜を除去して導電層１１を切断するリペア工程におい
て、前記残留絶縁膜が標準より厚いヒューズボックス４
においては前記残留絶縁膜が完全には除去されず、従っ
て、導電層１１つまりヒューズ２が完全に切断されずに
リペア不良をもたらしていた。すなわち、半導体素子の
歩留まりを低下させていた。
上部の前記残留絶縁膜の厚さがチップ全体において均一
であれば何等の問題は発生しないが、実際は、チップ内
における導電層１１の位置によって前記残留絶縁膜の厚
さにはばらつきが生じていた。このため、前記残留絶縁
膜を除去して導電層１１を切断するリペア工程におい
て、前記残留絶縁膜が標準より厚いヒューズボックス４
においては前記残留絶縁膜が完全には除去されず、従っ
て、導電層１１つまりヒューズ２が完全に切断されずに
リペア不良をもたらしていた。すなわち、半導体素子の
歩留まりを低下させていた。
【０００９】本発明は上述した問題点を解決するために
なされたもので、前記残留絶縁膜の厚さをチップ全体に
おいて均一にすることにより、半導体素子のリペア不良
を無くして歩留まりを向上させる、半導体素子の製造方
法を提供することを目的とする。
なされたもので、前記残留絶縁膜の厚さをチップ全体に
おいて均一にすることにより、半導体素子のリペア不良
を無くして歩留まりを向上させる、半導体素子の製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、リペア（Repair）用ヒュー
ズを有する半導体素子の製造方法において、多数のヒュ
ーズが備えられる多数のヒューズボックスを含む全体構
造上部に第１絶縁膜を形成する工程と、前記ヒューズボ
ックスの上部にある絶縁膜上部にエッチング停止膜パタ
ーンを形成する工程と、前記エッチング停止膜パターン
上部に第２絶縁膜を形成する工程と、前記ヒューズボッ
クスの上部にある前記第２絶縁膜をエッチングし、前記
エッチング停止膜パターンが露出されるようにする工程
と、露出された前記エッチング停止膜パターンをエッチ
ングして、前記ヒューズボックスにあるヒューズの上部
には均一な厚さの前記第１絶縁膜のみ残るようにする工
程と、を含むことを特徴とする。
め、請求項１記載の発明は、リペア（Repair）用ヒュー
ズを有する半導体素子の製造方法において、多数のヒュ
ーズが備えられる多数のヒューズボックスを含む全体構
造上部に第１絶縁膜を形成する工程と、前記ヒューズボ
ックスの上部にある絶縁膜上部にエッチング停止膜パタ
ーンを形成する工程と、前記エッチング停止膜パターン
上部に第２絶縁膜を形成する工程と、前記ヒューズボッ
クスの上部にある前記第２絶縁膜をエッチングし、前記
エッチング停止膜パターンが露出されるようにする工程
と、露出された前記エッチング停止膜パターンをエッチ
ングして、前記ヒューズボックスにあるヒューズの上部
には均一な厚さの前記第１絶縁膜のみ残るようにする工
程と、を含むことを特徴とする。
【００１１】ここで、前記ヒューズは一般的に半導体素
子にてヒューズとして用いられる物質および構造、例え
ばワードラインやビットラインと同一物質および構造か
らなる導電層である。また、前記第２絶縁膜としてはＢ
ＰＳＧ（Boro Phospho Silica Glass）、ＰＳＧ（Phosp
ho SilicaGlass）、ＢＳＧ（Boro Silica Glass）、Ｓ
ＯＧ（Spin On Glass）を用いる。
子にてヒューズとして用いられる物質および構造、例え
ばワードラインやビットラインと同一物質および構造か
らなる導電層である。また、前記第２絶縁膜としてはＢ
ＰＳＧ（Boro Phospho Silica Glass）、ＰＳＧ（Phosp
ho SilicaGlass）、ＢＳＧ（Boro Silica Glass）、Ｓ
ＯＧ（Spin On Glass）を用いる。
【００１２】この請求項１記載の発明によれば、前記ヒ
ューズボックスの上部に前記第１絶縁膜を形成し、その
上部に前記エッチング停止膜パターンを形成した後に、
前記第２絶縁膜を形成する。その後に、前記ヒューズボ
ックスの上部の前記第２絶縁膜を除去する。その後、前
記エッチング停止膜をエッチングして除去する。従っ
て、前記ヒューズボックスの上部の絶縁膜は前記第１絶
縁膜により構成されることとなるため、その厚さは均一
となる。
ューズボックスの上部に前記第１絶縁膜を形成し、その
上部に前記エッチング停止膜パターンを形成した後に、
前記第２絶縁膜を形成する。その後に、前記ヒューズボ
ックスの上部の前記第２絶縁膜を除去する。その後、前
記エッチング停止膜をエッチングして除去する。従っ
て、前記ヒューズボックスの上部の絶縁膜は前記第１絶
縁膜により構成されることとなるため、その厚さは均一
となる。
【００１３】請求項２記載の発明は、請求項１記載の半
導体素子の製造方法において、前記エッチング停止膜パ
ターンは、導電層又は前記第１絶縁膜とエッチング比が
異なる絶縁膜であることを特徴とする。
導体素子の製造方法において、前記エッチング停止膜パ
ターンは、導電層又は前記第１絶縁膜とエッチング比が
異なる絶縁膜であることを特徴とする。
【００１４】ここで、前記エッチング停止膜パターンと
しては、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicat
e）を用いる。
しては、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicat
e）を用いる。
【００１５】この請求項２記載の発明によれば、請求項
１記載の発明と同等の作用を得る。
１記載の発明と同等の作用を得る。
【００１６】請求項３記載の発明は、請求項１または請
求項２記載の半導体素子製造方法において、前記エッチ
ング停止膜パターンは、前記ヒューズボックスより少し
広く形成されることを特徴とする。
求項２記載の半導体素子製造方法において、前記エッチ
ング停止膜パターンは、前記ヒューズボックスより少し
広く形成されることを特徴とする。
【００１７】この請求項３記載の発明によれば、請求項
１記載の発明と同等の作用を得る。
１記載の発明と同等の作用を得る。
【００１８】
【発明の実施の形態】以下、添付の図面を参照して本発
明の一実施例である半導体素子の製造方法について詳細
に説明する。ここで、図３乃至図６は、本発明の方法に
従う半導体素子製造工程の段階を示す断面図である。ま
た、図７は、本発明によるヒューズボックスのレイアウ
トを示すものであり、多数のヒューズ５０と、ヒューズ
ボックス７０と、エッチング停止膜２５が形成される領
域６０と、を示したものである。
明の一実施例である半導体素子の製造方法について詳細
に説明する。ここで、図３乃至図６は、本発明の方法に
従う半導体素子製造工程の段階を示す断面図である。ま
た、図７は、本発明によるヒューズボックスのレイアウ
トを示すものであり、多数のヒューズ５０と、ヒューズ
ボックス７０と、エッチング停止膜２５が形成される領
域６０と、を示したものである。
【００１９】まず、下部絶縁膜２０上部に導電層からな
るヒューズ２１を形成する。ここで、ヒューズ２１はビ
ットライン又はワードラインを製造する際、同時に製造
することが可能である。
るヒューズ２１を形成する。ここで、ヒューズ２１はビ
ットライン又はワードラインを製造する際、同時に製造
することが可能である。
【００２０】次に、ヒューズ２１や下部絶縁膜２０の上
に第１絶縁膜２３を形成する。次に、第１絶縁膜２３の
上にエッチング停止膜２５を形成する。ここで、エッチ
ング停止膜２５は、第１絶縁膜２３とはエッチング比が
異なる絶縁膜又は導電膜、例えばTEOS（Tetra Ethyl Or
tho Silicate）からなる。
に第１絶縁膜２３を形成する。次に、第１絶縁膜２３の
上にエッチング停止膜２５を形成する。ここで、エッチ
ング停止膜２５は、第１絶縁膜２３とはエッチング比が
異なる絶縁膜又は導電膜、例えばTEOS（Tetra Ethyl Or
tho Silicate）からなる。
【００２１】次に、エッチング停止膜２５の上に感光膜
を塗布し、エッチング停止膜マスクを利用した露光及び
現像工程でエッチング停止膜パターン用感光膜パターン
３０を形成して、図３の断面図に示す構造となる。
を塗布し、エッチング停止膜マスクを利用した露光及び
現像工程でエッチング停止膜パターン用感光膜パターン
３０を形成して、図３の断面図に示す構造となる。
【００２２】続いて、エッチング停止膜パターン用感光
膜パターン３０を用いてエッチング停止膜２５の露出し
ている部分をエッチングすることにより、エッチング停
止膜パターン２５Ａを形成する。
膜パターン３０を用いてエッチング停止膜２５の露出し
ている部分をエッチングすることにより、エッチング停
止膜パターン２５Ａを形成する。
【００２３】続いて、エッチング停止膜パターン用感光
膜パターン３０を除去した後、エッチング停止膜パター
ン２５Ａ上部に第２絶縁膜２７を形成する。ここで、第
２絶縁膜２７としては、エッチング停止膜２５に比べエ
ッチング比の高い物質、例えばBPSG（Boro Phospho Sil
ica Glass）や、PSG（Phospho Silica Glass）や、BSG
（Boro Silica Glass）や、SOG（Spin On Glass）など
が好適に用いられる。また、第２絶縁膜は後続工程でな
る多数の絶縁膜を含むものであり、第２絶縁膜上にはこ
れ以上の絶縁膜が形成されない状態を意味する。
膜パターン３０を除去した後、エッチング停止膜パター
ン２５Ａ上部に第２絶縁膜２７を形成する。ここで、第
２絶縁膜２７としては、エッチング停止膜２５に比べエ
ッチング比の高い物質、例えばBPSG（Boro Phospho Sil
ica Glass）や、PSG（Phospho Silica Glass）や、BSG
（Boro Silica Glass）や、SOG（Spin On Glass）など
が好適に用いられる。また、第２絶縁膜は後続工程でな
る多数の絶縁膜を含むものであり、第２絶縁膜上にはこ
れ以上の絶縁膜が形成されない状態を意味する。
【００２４】続いて、第２絶縁膜２７の上部に感光膜を
塗布し、ヒューズボックスマスクを利用した露光及び現
像工程によって感光膜パターン４０を形成することによ
って、図４の断面図に示す構造となる。ここで、前記ヒ
ューズボックス マスクとしては、プレート マスク（Pl
ate Mask）を用いるが、場合によっては本工程だけのた
めの新しいマスクを利用することもある。
塗布し、ヒューズボックスマスクを利用した露光及び現
像工程によって感光膜パターン４０を形成することによ
って、図４の断面図に示す構造となる。ここで、前記ヒ
ューズボックス マスクとしては、プレート マスク（Pl
ate Mask）を用いるが、場合によっては本工程だけのた
めの新しいマスクを利用することもある。
【００２５】続いて、感光膜パターン４０を利用して、
その下にあるエッチング停止膜パターン２５Ａが露出す
るまで、第２絶縁膜２７をエッチングして、図５に示す
構造とする。ここで、エッチング停止膜パターン２５Ａ
のエッチング比は第２絶縁膜２７のエッチング比とは異
なるので、第２絶縁層２７は、厚さにばらつきがあって
も、エッチング停止膜パターン２５Ａのみを残してエッ
チングできる。また、感光膜パターン４０は、エッチン
グ停止膜パターン２５Ａよりも少し小さいものを用い
る。
その下にあるエッチング停止膜パターン２５Ａが露出す
るまで、第２絶縁膜２７をエッチングして、図５に示す
構造とする。ここで、エッチング停止膜パターン２５Ａ
のエッチング比は第２絶縁膜２７のエッチング比とは異
なるので、第２絶縁層２７は、厚さにばらつきがあって
も、エッチング停止膜パターン２５Ａのみを残してエッ
チングできる。また、感光膜パターン４０は、エッチン
グ停止膜パターン２５Ａよりも少し小さいものを用い
る。
【００２６】続いて、感光膜パターン４０を除去し、露
出したエッチング停止膜パターン２５Ａをエッチングす
ることにより、ヒューズボックス７０（図７参照）のヒ
ューズ２１上部には第１絶縁膜２３のみ残る。この工程
により、ヒューズ２１は上部に均一な厚さｔの絶縁膜を
有することとなる。（図６）。ここで、エッチング停止
膜パターン２５Ａの厚さは薄いため除去することが容易
である。
出したエッチング停止膜パターン２５Ａをエッチングす
ることにより、ヒューズボックス７０（図７参照）のヒ
ューズ２１上部には第１絶縁膜２３のみ残る。この工程
により、ヒューズ２１は上部に均一な厚さｔの絶縁膜を
有することとなる。（図６）。ここで、エッチング停止
膜パターン２５Ａの厚さは薄いため除去することが容易
である。
【００２７】この結果、ヒューズボックス７０のヒュー
ズ２１上部に残る第１絶縁膜２３の厚さは、チップ上部
にある全てのヒューズボックス上部で均一な厚さを有す
ることになり、図７に示す構造と同じ構造を有する半導
体素子を作製できる。これによりヒューズリペアを行っ
ても、リペア不良の発生率を最小化とすることができ
る。
ズ２１上部に残る第１絶縁膜２３の厚さは、チップ上部
にある全てのヒューズボックス上部で均一な厚さを有す
ることになり、図７に示す構造と同じ構造を有する半導
体素子を作製できる。これによりヒューズリペアを行っ
ても、リペア不良の発生率を最小化とすることができ
る。
【００２８】以上詳述したように、本発明の方法の一実
施の形態における半導体素子の製造方法によれば、ヒュ
ーズボックス７０上部に薄い厚さの第１絶縁膜２３を形
成した後、その上部にエッチング停止膜２５を形成して
半導体素子の最終工程後に、ヒューズボックス７０にあ
るエッチング停止膜２５の上部にある第２絶縁膜２７を
除去し、さらに、露出したエッチング停止膜２５を除去
する。従って、全てのヒューズボックス７０のヒューズ
２１の上部には均一の厚さの第１絶縁膜２３のみが残る
ようにすることができる。これにより、半導体素子のリ
ペア工程を正確に行えるので、半導体素子の歩留まりは
向上する。
施の形態における半導体素子の製造方法によれば、ヒュ
ーズボックス７０上部に薄い厚さの第１絶縁膜２３を形
成した後、その上部にエッチング停止膜２５を形成して
半導体素子の最終工程後に、ヒューズボックス７０にあ
るエッチング停止膜２５の上部にある第２絶縁膜２７を
除去し、さらに、露出したエッチング停止膜２５を除去
する。従って、全てのヒューズボックス７０のヒューズ
２１の上部には均一の厚さの第１絶縁膜２３のみが残る
ようにすることができる。これにより、半導体素子のリ
ペア工程を正確に行えるので、半導体素子の歩留まりは
向上する。
【００２９】
【発明の効果】請求項１記載の発明によれば、前記ヒュ
ーズボックスの上部に前記第１絶縁膜を形成し、その上
部に前記エッチング停止膜を形成した後に、前記第２絶
縁膜を形成する。その後に、前記ヒューズボックスの上
部の前記第２絶縁膜を除去する。さらに、前記エッチン
グ停止膜を除去するため、前記ヒューズボックスの上部
の絶縁膜は前記第１絶縁膜により構成されることとな
る。すなわち、前記ヒューズ厚さは均一となる。
ーズボックスの上部に前記第１絶縁膜を形成し、その上
部に前記エッチング停止膜を形成した後に、前記第２絶
縁膜を形成する。その後に、前記ヒューズボックスの上
部の前記第２絶縁膜を除去する。さらに、前記エッチン
グ停止膜を除去するため、前記ヒューズボックスの上部
の絶縁膜は前記第１絶縁膜により構成されることとな
る。すなわち、前記ヒューズ厚さは均一となる。
【００３０】請求項２記載の発明によれば、請求項１記
載の発明と同等の効果を得る。
載の発明と同等の効果を得る。
【００３１】請求項３記載の発明によれば、請求項１記
載の発明と同等の効果を得る。
載の発明と同等の効果を得る。
【図１】従来の技術で用いられているヒューズのレイア
ウト図である。
ウト図である。
【図２】図１に示すヒューズのＡ−Ａ線に沿う断面図で
ある。
ある。
【図３】本発明の一実施例としての半導体素子製造方法
による作製途中の半導体素子の断面図である。
による作製途中の半導体素子の断面図である。
【図４】図３の次工程を終了した後の半導体素子の断面
図である。
図である。
【図５】図４の次工程を終了した後の半導体素子の断面
図である。
図である。
【図６】図５の次工程を終了した後の半導体素子の断面
図である。
図である。
【図７】本発明の一実施例としての半導体素子製造方法
により作製した半導体素子の断面図である。
により作製した半導体素子の断面図である。
４、７０ ヒューズボックス １１、２１，５０ ヒューズ １３ 上部絶縁膜 ２３ 第１絶縁膜 ２５ エッチング停止膜 ２５Ａ エッチング停止膜パターン ２７ 第２絶縁膜 ３０ エッチング停止膜パターン
用感光膜パターン ４０ 感光膜パターン
用感光膜パターン ４０ 感光膜パターン
Claims (3)
- 【請求項１】リペア（Repair）用ヒューズを有する半導
体素子の製造方法において、 多数のヒューズが備えられる多数のヒューズボックスを
含む全体構造上部に第１絶縁膜を形成する工程と、 前記ヒューズボックスの上部にある絶縁膜上部にエッチ
ング停止膜パターンを形成する工程と、 前記エッチング停止膜パターン上部に第２絶縁膜を形成
する工程と、 前記ヒューズボックスの上部にある前記第２絶縁膜をエ
ッチングし、前記エッチング停止膜パターンが露出され
るようにする工程と、 露出された前記エッチング停止膜パターンをエッチング
して、前記ヒューズボックスにあるヒューズの上部には
均一な厚さの前記第１絶縁膜のみ残るようにする工程
と、 を含むことを特徴とする半導体素子の製造方法。 - 【請求項２】前記エッチング停止膜パターンは、導電層
又は前記第１絶縁膜とエッチング比が異なる絶縁膜であ
ることを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項３】前記エッチング停止膜パターンは、前記ヒ
ューズボックスより少し広く形成されることを特徴とす
る請求項１または請求項２に記載の半導体素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970055195A KR100265596B1 (ko) | 1997-10-27 | 1997-10-27 | 반도체 소자의 제조방법 |
| KR1997P-55195 | 1997-10-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145302A true JPH11145302A (ja) | 1999-05-28 |
Family
ID=19523465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10227419A Pending JPH11145302A (ja) | 1997-10-27 | 1998-08-11 | 半導体素子の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6284575B1 (ja) |
| JP (1) | JPH11145302A (ja) |
| KR (1) | KR100265596B1 (ja) |
| CN (1) | CN1106032C (ja) |
| GB (1) | GB2330692B (ja) |
| TW (1) | TW434872B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040002286A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6306746B1 (en) * | 1999-12-30 | 2001-10-23 | Koninklijke Philips Electronics | Backend process for fuse link opening |
| KR100463047B1 (ko) * | 2002-03-11 | 2004-12-23 | 삼성전자주식회사 | 반도체 장치의 퓨즈 박스 및 그 제조방법 |
| US6828240B2 (en) * | 2002-08-02 | 2004-12-07 | Advanced Micro Devices, Inc. | Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits |
| US7238620B1 (en) * | 2004-02-18 | 2007-07-03 | National Semiconductor Corporation | System and method for providing a uniform oxide layer over a laser trimmed fuse with a differential wet etch stop technique |
| KR100570065B1 (ko) * | 2004-12-28 | 2006-04-10 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100780649B1 (ko) * | 2005-06-30 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 제조방법 |
| KR100722774B1 (ko) * | 2006-05-09 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치의 퓨즈 구조물 및 그 제조 방법 |
| CN108573952A (zh) * | 2018-04-23 | 2018-09-25 | 上海华虹宏力半导体制造有限公司 | 半导体元件熔丝结构及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6044829B2 (ja) | 1982-03-18 | 1985-10-05 | 富士通株式会社 | 半導体装置の製造方法 |
| US5622892A (en) * | 1994-06-10 | 1997-04-22 | International Business Machines Corporation | Method of making a self cooling electrically programmable fuse |
| JPH0974137A (ja) * | 1995-06-30 | 1997-03-18 | Nkk Corp | リペア用冗長回路を備えた半導体装置およびそれを用いたリペア方法 |
| JPH0951038A (ja) * | 1995-08-07 | 1997-02-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| US5821160A (en) * | 1996-06-06 | 1998-10-13 | Motorola, Inc. | Method for forming a laser alterable fuse area of a memory cell using an etch stop layer |
-
1997
- 1997-10-27 KR KR1019970055195A patent/KR100265596B1/ko not_active IP Right Cessation
-
1998
- 1998-07-09 TW TW087111117A patent/TW434872B/zh active
- 1998-07-10 GB GB9814893A patent/GB2330692B/en not_active Expired - Fee Related
- 1998-08-11 JP JP10227419A patent/JPH11145302A/ja active Pending
- 1998-09-24 CN CN98120037A patent/CN1106032C/zh not_active Expired - Fee Related
- 1998-10-26 US US09/178,552 patent/US6284575B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040002286A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6284575B1 (en) | 2001-09-04 |
| CN1106032C (zh) | 2003-04-16 |
| KR19990033776A (ko) | 1999-05-15 |
| KR100265596B1 (ko) | 2000-10-02 |
| GB9814893D0 (en) | 1998-09-09 |
| GB2330692A (en) | 1999-04-28 |
| GB2330692B (en) | 2002-10-09 |
| CN1215911A (zh) | 1999-05-05 |
| TW434872B (en) | 2001-05-16 |
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