KR19990033776A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 퓨즈 상부에 형성되는 산화막 상부에 식각 정지막을 형성시켜 웨이퍼 내에서의 식각공정이 진행된 후, 퓨즈 상부에 위치하는 산화막의 두께를 균일하는, 즉 산화막 두께 균일도를 향상시킴으로써, 퓨즈 리페어시 잔류 산화막의 불균일로 인한 리페어 불량을 방지하여 반도체 소자의 제조 공정수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법이다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 퓨즈(Fuse) 상부의 산화막 식각시 식각 정지막을 이용하여 퓨즈 상부의 산화막 두께의 균일도를 향상시킴으로써 반도체 소자 제조에 따른 공정수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자 제조공정에 있어서는 퓨즈 리페어(Fuse Repair) 방법을 이용하여 제조공정 수율을 향상시킨다.
그러나 상기 퓨즈의 상부에는 일반적으로 매우 두꺼운 산화막층이 형성되고, 리페어를 위해서는 상기 두껍게 형성된 산화막층을 식각해 주어야 한다.
또한 반도체 소자가 점점 고집적화 되어감에 따라 금속 배선층의 층수는 증가하게 되고, 그에 따라 퓨즈 상부의 산화막층 두께도 증가하게 된다. 아울러 웨이퍼 내에서의 위치에 따라 산화막층의 높이는 차이가 발생하므로 리페어 직전의 퓨즈 상부의 산화막 두께도 많은 차이를 보이게 되고, 이는 리페어 불량을 유발하게 된다.
도 1a 는 종래의 기술에서 사용되고 있는 퓨즈의 레이 아웃도(LAY-OUT)이고,
도 1b 는 상기 도 1a 의 a - a 선에 따른 단면도이다.
상기 도면을 참조하면, 퓨즈(11) 상부의 두꺼운 산화막(13)을 식각하여 일정 두께의 산화막(13)을 남기게 되는데, 종래의 방법에서는 상기 퓨즈(11) 상부의 잔류 산화막 두께(B)가 웨이퍼의 위치별로 많은 차이가 발생하며, 상기 산화막 두께의 불균일은 리페어 공정시 리페어 불량을 초래하게 되고, 이로 인해 반도체 소자 제조공정 수율 및 신뢰성을 저하시키는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 퓨즈 상부의 산화막 식각시 식각 정지막을 이용하여 퓨즈 상부의 산화막 두께의 균일도를 향상시킴으로써, 반도체 소자 제조에 따른 공정수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 는 종래의 기술에서 사용되고 있는 퓨즈의 레이 아웃도
도 1b 는 상기 도 1a 의 a - a 선에 따른 단면도
도 2a 내지 도 2d 는 본 발명의 방법에 따른 반도체 소자 제조 공정단계를 도시한 단면도
도 2e 는 본 발명의 방법에 따른 퓨즈의 레이 아웃도
<도면의주요부분에대한부호의설명>
11,21 : 퓨즈 11',21' : 퓨즈 마스크
13,23,27 : 산화막 15,40 : 리페어 마스크
25 : 식각 정지막 30 : 제 1 감광막 패턴
상기 목적을 달성하기 위한 본 발명의 방법은,
퓨즈가 형성된 부위의 상부에 제 1 산화막을 형성하는 단계와,
상기 제 1 산화막의 상부에 식각 정지막을 형성하는 단계와,
상기 식각 정지막 상부에 제 1 감광막 패턴을 형성한 후, 상기 제 1 감광막 패턴을 마스크로 하부의 노출된 식각 정지막을 식각하는 단계와,
전체구조 상부에 제 2 산화막을 형성하는 단계와,
상기 제 2 산화막 상부에 제 2 감광막 패턴을 형성한 후, 상기 제 2 감광막 패턴을 마스크로 상기 제 2 산화막을 식각하는 단계와,
노출된 식각 정지막을 식각하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
도 2a 내지 도 2d 는 본 발명의 방법에 따른 반도체 소자 제조 공정단계를 도시한 단면도이고,
도 2e 는 본 발명에 따른 퓨즈의 레이 아웃도이다.
도 2a를 참조하면, 퓨즈(21)가 형성된 전체구조 상부에 제 1 산화막(23)을 형성한 다음, 상기 제 1 산화막(23) 상부에 소정두께의 식각 정지막(25)을 형성한다.
이때 상기 식각 정지막(25)으로는 상기 퓨즈(21)와 같은 물질인 도전층을 사용할 수도 있고, 또는 이후 증착될 제 2 산화막(27)에 비해 식각비 차이가 큰 산화막을 사용할 수도 있다.
한편, 상기 식각 정지막(25)으로는 TEOS(Tetra Ethyl Ortho Silicate) 를 사용할 수 있다.
다음, 상기 식각 정지막(25) 상부에 제 1 감광막 패턴(30)을 형성한다.
상기 제 1 감광막 패턴(30)은 플레이트 마스크(Plate Mask)를 사용할 수도 있고, 경우에 따라서는 본 공정만을 위한 새로운 마스크를 이용할 수도 있다.
도 2b를 참조하면, 상기 제 1 감광막 패턴(30)을 이용하여 하부의 노출된 식각 정지막(25)을 식각하고, 다시 전체구조 상부에 제 2 산화막(27)을 형성한다.
다음 상기 제 2 산화막(27) 상부에 제 2 감광막 패턴(40)을 형성한다. 이때 상기 제 2 감광막 패턴(40)은 리페어 마스크로 이용되며, 상기 제 2 산화막(27)은 상기 식각 정지막(25)에 비해 식각비가 높은 물질 예컨데, BPSG(Boro Phospho Silicaglass), PSG(Phosphosilca glass), BSG(Boro Silicaglass), SOG(Spin On Glass) 중 어느 하나를 사용한다.
도 2c를 참조하면, 상기 제 2 감광막 패턴(40)을 식각 마스크로 하여 하부의 노출된 제 2 산화막(27)을 식각한다.
이때 상기 식각 정지막(25)과 제 2 산화막(27)간의 식각비 차이로 인해 상기 제 2 산화막(27)은 식각 정지막(25)의 상부 혹은 일부 부위까지만 식각이 이루어 진다.
도 2d를 참조하면, 상기 식각 정지막(25)을 식각한 후 상부의 제 2 감광막 패턴(40)을 제거한다.
여기서, 상기 식각 정지막(25)의 두께는 얇기 때문에 식각후의 퓨즈(21) 상부의 제 1 산화막(23)의 두께(B') 는 웨이퍼 내에서 균일한 값을 가지게 된다. 이는 퓨즈 리페어시 리페어 불량을 억제하게 된다.
도 2e 는 본 발명에 따른 퓨즈의 레이 아웃도이고, 상기 도 2d 는 도 2e 의 c - c 선에 따른 단면도이다.
이상 상술한 바와같이 본 발명의 방법에 따라 퓨즈 상부에 형성되는 산화막의 상부에 식각 정지막을 형성시켜 웨이퍼 내에서의 식각 후 퓨즈 상부의 산화막 두께의 균일도를 향상시킴으로써, 반도체 소자의 제조 공정수율 및 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 소자의 제조방법에 있어서,
    퓨즈가 형성된 부위의 상부에 제 1 산화막을 형성하는 단계와,
    상기 제 1 산화막의 상부에 식각 정지막을 형성하는 단계와,
    상기 식각 정지막 상부에 제 1 감광막 패턴을 형성한 후, 상기 제 1 감광막 패턴을 마스크로 하부의 노출된 식각 정지막을 식각하는 단계와,
    전체구조 상부에 제 2 산화막을 형성하는 단계와,
    상기 제 2 산화막 상부에 제 2 감광막 패턴을 형성한 후, 상기 제 2 감광막 패턴을 마스크로 상기 제 2 산화막을 식각하는 단계와,
    노출된 식각 정지막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 식각 정지막으로 상기 퓨즈와 같은 도전물질을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 식각 정지막으로 다결정실리콘 또는 금속 배선층을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 식각 정지막으로 상기 제 2 산화막에 비해 식각 선택비가 큰 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 제 2 산화막으로 BPSG,PSG,BSG,SOG 중 어느 하나를, 상기 식각 정지막으로 TEOS를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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