KR0167604B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

반도체 소자의 콘택홀 형성방법 Download PDF

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Abstract

반도체 소자 제조공정 중 금속배선과 반도체 기판과의 전기적 연결을 위한 콘택홀 형성방법에 관한 것으로, 콘택홀 형성부위에 가상패턴을 형성하여 단차를 완화시킨 후에 콘택 식각공정을 실시함으로써 균일한 콘택홀을 형성할 수 있으며, 이로 따라 반도체 소자의 제조 수율 및 실뢰성 향상을 기할 수 있다.

Description

반도체 소자의 콘택홀 형성 방법
제1도는 종래 기술에 따른 콘택홀 형성을 위한 배치도.
제2도는 제1도의 A-A'선을 콘택홀 형성 공정 단면도.
제3도는 본 발명의 일실시예에 따른 콘택홀 형성을 위한 배치도.
제4a도 내지 제4c는 제3도의 B-B'선을 따른 콘택홀 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 게이트 산화막
23 : 게이트 전극 24 : 산화막 스페이서
25, 29 : 산화막 26 : 전하저장전극
26A : 보조패턴 27 : 유전체막
28 : 플레이트전극 30 : 평탄화 절연막
31 : 감광막 패턴
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로서, 특히 고집적 소자의 단차에 따른 콘택홀 형성 공정의 어려움을 감소시킬 수 있는 콘택홀 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가함에 따라 패턴 차이에 의한 단차가 심해지고, 콘택홀의 크기가 작아진다. 따라서, 공정 여유도가 줄어들어서 사진식각공정으로 소정의 층들을 선택적으로 제거하여 콘택홀을 형성하는 방법은 콘택불량을 유발하는 문제점이 발생한다.
이하, 첨부된 도면 제1도 및 제2도를 통하여 종래 기술에 따른 콘택홀 형성 방법을 살펴보면 다음과 같다.
제1도는 종래 기술에 따른 콘택홀 형성을 위한 배치도로, 도면부호 3은 게이트 전극, 6은 전하저장전극, 12는 콘택홀을 각각 나타낸다.
제2도는 상기 제1도의 A-A'선을 따른 콘택홀 형성 공정 단면도로서, 실리콘 기관(1) 상부에 게이트 산화막(2) 및 게이트 전극(3)을 형성하고 상기 게이트 전극(3) 측벽에 산화막 스페이서(4)를 형성한 후, 전체 구조 상부에 제1 절연막(5)을 형성하고, 전하저장전극(6), 유전체막(7) 및 플레이트(plate) 전극(8)을 형성한 후, 전체 구조 상에 제2 절연막(9) 및 제3 절연막(10)을 순차적으로 형성하고, 상기 제3 절연막(10) 상에 감광막 패턴(11)을 형성한 후 이를 식각마스크로 상기 제3 절연막을 노출시키는 콘택홀(12)을 형성한 상태를 나타낸다.
그러나, 반도체 소자의 집적도 증가에 따른 패턴간 단차 심화로 인해 상대적으로 콘택홀의 크기가 작아짐에 따라 전술한 바와 같은 종래 기술로 콘택홀을 형성할 경우 콘택불량을 유발시킬 유려가 높다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 콘택홀이 형성될 부위에 보조패턴을 형성하여 단차를 완화시킨 후 콘택홀을 형성함으로써 콘택불량을 방지하는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 소자의 콘택홀 형성 방법에 있어서, 반도체 기판 상에 소정의 하부층을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 층간절연막을 형성하는 제2 단계; 상기 반도체 기판 상부 표면의 단차를 감소시키기 위하여, 콘택홀 형성 영역과 중첩되는 상기 제1 층간절연막 부분상에 보조패턴을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하는 제4 단계; 및 상기 제2 층간절연막, 상기 보조패턴 및 상기 제1 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 제5 단계를 포함하여 이루어진다.
이하, 첨부된 도면 제3도 및 제4a도 내지 제4c도를 참조하여 본 발명의 일실시예를 상술한다.
제3도는 본 발명의 일실시예에 따른 콘택홀 형성시의 배치도로, 도면부호 23은 게이트 전극, 26은 전하저장전극, 26A는 콘택홀 영역 상에 형성될 보조패턴, 32는 콘택홀을 각각 나타낸다.
제4a도 내지 제4c도는 상기 제3도의 B-B'선을 따른 콘택홀 형성 공정 단면도이다.
먼저, 제4a도에 도시된 바와 같이 실리콘 기판(21) 상부에 게이트 산화막(22) 및 게이트 전극(23)을 형성하고 상기 게이트 전극(23) 측벽에 소정의 산화막 스페이서(24)를 형성한 후, 전체 구조 상에 제1 산화막(25)을 형성한다. 이어서, 전하저장전극(26)을 형성하면서 콘택홀이 형성될 부위에 보조패턴(26A)을 동시에 형성하여 소자간 단차심화를 완화시킨다. 다음으로, 전체 구조 상에 유전체막(27)을 형성한다.
이어서, 제4b도에 도시된 바와 같이 상기 전하저장전극(26)과 대향하는 플레이트 전극(28)을 형성하고, 전체 구조 상에 제2 산화막(29) 및 평탄화 절연막(30)을 순차적으로 형성한 다음, 상기 평탄화 절연막(30) 상에 콘택홀 형성 부위를 노출시키는 감광막 패턴(31)을 형성한다.
다음으로, 제4c도에 도시된 바와 같이 상기 감광막 패턴(31)을 식각 마스크로하여 상기 평탄화 절연막(30), 제2 산화막(29), 유전체막(27), 보조패턴(26A) 및 제1 산화막(25)을 선택적으로 식각하여 상기 실리콘 기판(21)을 노출시키는 콘택홀(32)을 형성한 후, 감광막패턴(31)을 제거한다. 이때, 상기 평탄화 절연막(30), 제2 산화막(29), 유전체막(27), 보조패턴(26A) 및 제1 산화막(25)은 동일한 식각장치에서 식각된다.
상기와 같이 이루어지는 본 발명은 전하저장전극 형성시 콘택홀 형성 부위에 중첩하는 보조패턴을 형성하여 캐패시터 형성으로 발생하는 단차를 완화시킴으로써, 콘택홀 형성을 위한 식각 공정을 보다 용이하게 실시할 수 있으며, 이에 따라 반도체 소자의 제조 수율 및 신뢰성 향상을 기할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (4)

  1. 반도체 소자의 콘택홀 형성 방법에 있어서, 반도체 기판 상에 소정의 하부층을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 층간절연막을 형성하는 제2 단계; 상기 반도체 기판 상부 표면의 단차를 감소시키기 위하여, 콘택홀 형성 영역과 중첩되는 상기 제1 층간절연막 부분 상에 보조패턴을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하는 제4 단계; 및 상기 제2 층간절연막, 상기 보조패턴 및 상기 제1 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 제5 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
  2. 제1항에 있어서, 상기 제3 단계는, 상기 제1 층간절연막 상의 소정 영역에 전하저장전극을 형성함과 동시에 상기 보조패턴을 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 단계는, 상기 반도체 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  4. 제2항에 있어서, 상기 제3 단계는, 상기 전하저장전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트(plate) 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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