KR0137627B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법

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Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 있어서, 콘택홀을 형성하는 단계; 상기 콘택홀의 전체구조를 덮는 절연막(15)을 도포하는 단계; 상기 절연막(15)을 전면식각(blanket etch)하여 콘택홀 저면은 노출시키고, 콘택홀 측벽에는 스페이서 절연막(15')을 형성하는 단계; 전도막(20)을 노출된 콘택홀 저면에 콘택시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법에 관한 것으로, 높은 단차를 갖는 고집적 소자의 콘택 형성시 마스크 패턴의 공정 여유도를 충분히 확보 할 수 있으므로 반도체 소자의 신뢰도를 한층 증가시킬 수 있는 효과가 있다.

Description

반도체 소자 제조 방법
도 1 내지 도 3은 종래의 디램셀 콘택 형성 방법을 도시한 공정 단면도.
도 4 내지 도6은 본 발명의 일실시예에 따른 디램셀 콘택 형성 방법을 나타내는 공정 단면도.
*도면의 주요 부분의 부호에 대한 설명*
1:실리콘 기판2:게이트 산화막
3:게이트용 폴리 실리콘막4,14:절연막 스페이스
5,9:층간절연막6:전하 저장 전극용 폴리 실리콘막
7:유전막8:플레이트 전극
10,10':드레인 및 소오스11:절연막
12:BPSG막13:비트 라인용 폴리 실리콘막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 높은 단차(topology)를 갖는 반도체 소자 제조 방법에 관한 것이다.
일반적으로 DRAM 소자의 고집적화로 인하여 적층형 커패시터가 연구되고 있으며 이러한 적층형 커패시터에서 문제가 되고 있는 중요한 요소중의 하나가 단차의 증가에 의한 콘텍 형성의 어려움에 있다.
도 1 내지 도3은 종래의 디램셀 콘택 형성 방법을 도시한 공정 단면도이다.
먼저, 도 1에 도시된 바와 같이, 실리콘 기판(1) 상부에 게이트 산화막(2), 게이트용 폴리 실리콘막(3)을 차례로 적층한 후, 게이트 전극을 패터닝한 후, 측면에 절연막 스페이서(4)를 형성한 후, 이온 주입에 의하여 드레인(10) 및 소오스(10')를 갖는 트랜지스터를 형성한다. 그리고, 층간절연막(5)을 형성한 후, 소정 영역의 소오스(10')를 노출시키는 전하 저장 전극용 콘택홀을 형성한다. 그리고, 전하저장전극용 폴리 실리콘막(6)을 콘택시키고 폴리 실리콘막(6) 상부에 유전막(7)과 플레이트 전극(8)을 차례로 형성하고, 플레이트 전극(8)을 패터닝하기 위한 제1포토레지스트 패턴(101)을 형성한다.
다음으로, 도2에 도시된 바와 같이, 포토레지스트 패턴(101)을 사용하여 노출된 플레이트 전극(8)을 식각하는 것에 의하여 폴리 실리콘막(6), 유전막(7) 및 플레이트 전극(8)으로 구성되는 커패시터를 형성한 후 포토레지스트 패턴(101)을 제거한다. 절연막(11)과 BPSG막(Boro phosphor silicate Glass)(12)을 차례로 형성하고 비트 라인 콘택홀을 형성을 위한 제2포토레지스트 패턴(102)을 형성한다. 여기서 제2포토레지스트 패턴(102)에 의하여 노출되는 BPSG막(12)의 폭(b)은 제1포토레지스트 패턴(101)에 의하여 노출되는 플레이트 전극(8)의 폭(a)보다 상대적으로 작아야 하며, 이는 기형성된 플레이트 전극(8)과 비트 라인과의 쇼트 현상을 방지하기 위함이다.
다음으로 도3에 도시된 바와 같이, 포토레지스트 패턴(102)을 사용하여 BPSG 막(Boro phosphor silicate Glass)(12), 절연막(11) 및 층간절연막(5)을 식각하여 드레인(10)을 노출시키는 비트 라인용 콘택홀을 형성한 후, 비트 라인용 폴리 실리콘막(13)을 형성한다.
그러나, 진술한 바와 같이 형성된 콘택은, 커패시터와 비트 라인간의 절연을 위하여 두 번의 리소그라피 공정을 실시한다. 이러한 리소그라피 공정이 많아질수록 하부층이 식각 공정시 마진이 줄어들게 되어 공정 여유도를 확보하기 어렵다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 다층의 절연막 및 다층의 전도막을 갖는 반도체 소자의 콘택을 형성함에 있어서, 리소그라피 공정의 공정 여유도를 확보할 수 있는 높은 단차를 가지는 고집적 소자의 콘택을 형성할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체 소자 제조 방법은, 모스 트랜지스터가 형성된 기판을 준비하는 제1단계; 상기 모스 트랜지스터의 일측 접합을 노출시키는 제1층간절연막을 형성하는 제2단계; 상기 노출된 일측 접합과 콘택 되는 커패시터의 전하저장전극 패턴을 형성하는 제3단계; 상기 제3단계가 완료된 결과물 상부에 커패시터 유전막, 커패시터 플레이트 전도막 및 제2층간절연막을 형성하는 제4단계; 상기 모스 트랜지스터의 타측 접합을 노출시키기 위하여 상기 제2층간절연막, 커패시터 플레이트 전도막 및 제1층간절연막을 식각하는 제5단계; 상기 식각된 제2층간절연막, 커패시터 플레이트 전도막 및 제1층간절연막의 측벽에 절연막 스페이서를 형성하는 제6단계; 및 상기 제6단계가 완료된 결과물 상부에 비트 라인 전도막을 형성하는 제7단계를 포함하여 이루어진다.
이하 첨부된 도면을 참조하여 상술한다.
도4 내지 도6은 본 발명의 일실시예에 따른 디램셀 콘택 형성 방법을 나타내는 공정 단면도이다.
먼저, 도4에 도시된 바와 같이, 실리콘 기판(1)상부에 게이트 산화막(2)상부에 게이트 산화막(2), 게이트용 폴리 실리콘막(3)을 차례로 적층한 후, 게이트 전극을 패터닝한 후, 측면에 절연막 스페이서(4)를 형성한 후, 이온 주입에 의하여 드레인(10), 소오스(10')를 갖는 트랜지스터를 형성한다. 그리고, 층간절연막(5)을 형성한 후, 소정 영역의 소오스(10')를 노출시키는 전하 저장 전극용 콘택홀을 형성한다. 전하저장전극용 폴리 실리콘막(6)을 콘택 시키고 폴리 실리콘막(6) 상부에 유전막(7)과 플레이트 전극(8)을 차례로 형성하고, 그 상부에 층간절연막(9)을 형성한다. 그리고, 그 상부에 드레인(10) 상부의 층간절연막(9)을 노출시키는 포토레지스트 패턴(103)을 형성한다. 여기서 이러한 포토레지스트 패턴(103)의 형성은 비트 라인용 콘택홀을 형성함과 동시에 플레이트전극(8)의 패터닝을 위함이다.
다음으로, 도5에 도시된 바와 같이, 기 형성된 포토레지스트 패턴(103)을 사용하여 층간절연막(9), 플레이트 전극(8) 및 층간절연막(5)을 식각하는 것에 의하여 드레인(10)을 노출시키는 비트 라인용 콘택홀을 형성하는 동시에 플레이트 전극(8)을 패터닝한다. 그리고, 콘택홀 측면에 절연막 스페이서를 형성하기 위한 절연막(14)을 전체 구조 상부에 형성한다. 이러한 공정으로 종래에 두 번에 걸쳐 실시되었던 리소그라피 공정을 한 번의 리소그라피 공정으로 줄일 수 있따.
또한 플레이트 전극이 패터닝과 콘택홀 형성을 동시에 진행함으로써 종래에 미스얼라인 등의 문제점을 완전히 극복할 수 있게 되었다.
다음으로 도6에 도시된 바와 같이, 기 형성된 절연막(14)을 전면성 식각(blanketetch)을 실시하여 콘택홀 측벽에 절연막 스페이서(14)를 형성하고 비트 라인용 폴리 실리콘막(13)을 형성한다.이러한 절연막 스페이서(14)는 명칭에서도 알 수 있듯이 플레이트 전극(8)과 비트 라인용 폴리 실리콘막(13)간을 절연시킨다.
상기와 같이 이루어지는 본 발명은 높은 단차를 갖는 고집적 소자의 콘택 형성시 마스크패턴의 공정 여유도를 충분히 확보할 수 있으므로 반도체 소자의 신뢰도를 한층 증가시킬 수 있다.

Claims (1)

  1. 모스 트랜지스터가 형성된 기판을 준비하는 제1단계;
    상기 모스 트랜지스터의 일측 접합을 노출시키는 제1층간절연막을 형성하는 제2단계;
    상기 노출된 일측 접합과 콘택되는 커패시터의 전하저장전극 패턴을 형성하는 제3단계;
    상기 제3단계가 완료된 결과물 상부에 커패시터 유전막, 커패시터 플레이트 전도막 및 제2층간절연막을 형성하는 제4단계;
    상기 모스 트랜지스터의 타측 접합을 노출시키기 위하여 상기 제2층간절연막, 커패시터 플레이트 전도막 및 제1층간절연막을 식각하는 제5단계;
    상기 식각된 제2층간절연막, 커패시터 플레이트 전도막 및 제1층간절연막의 측벽에 절연막 스페이서를 형성하는 제6단계; 및
    상기 제6단계가 완료된 결과물 상부에 비트라인 전도막을 형성하는 제7단계
    를 포함하여 이루어지는 반도체 소자 제조 방법.
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