JP2575002B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
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- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にＭＯＳＦＥＴのソースとドレインに導
電層をコンタクトする際、前記ソースとドレインにコン
タクトパッドとコンタクトプラグを選択的に形成する半
導体装置及びその製造方法に関する。
方法に関し、特にＭＯＳＦＥＴのソースとドレインに導
電層をコンタクトする際、前記ソースとドレインにコン
タクトパッドとコンタクトプラグを選択的に形成する半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般的に、半導体装置が高集積化するこ
とにより半導体素子のパターンを形成する際、リソグラ
フィー工程で形成することができる最少パターン間隔に
形成することになり、また、半導体素子のトポロジーは
増大する。
とにより半導体素子のパターンを形成する際、リソグラ
フィー工程で形成することができる最少パターン間隔に
形成することになり、また、半導体素子のトポロジーは
増大する。
【０００３】前記のように、トポロジーが増大すると後
工程で導電層を半導体基板にコンタクトする際、コンタ
クトホールのアスペクト比が増大してコンタクトされる
導電層のステップカバレージが低下したりコンタクト抵
抗が増大する問題点が発生する。
工程で導電層を半導体基板にコンタクトする際、コンタ
クトホールのアスペクト比が増大してコンタクトされる
導電層のステップカバレージが低下したりコンタクト抵
抗が増大する問題点が発生する。
【０００４】したがって、コンタクトホール底部に導電
層が埋め込まれるコンタクトプラグを形成したり、半導
体基板にコンタクトされるコンタクトパッドを形成する
従来の技術が台頭している。
層が埋め込まれるコンタクトプラグを形成したり、半導
体基板にコンタクトされるコンタクトパッドを形成する
従来の技術が台頭している。
【０００５】従来の技術を図１及び図２ないし図７を参
照して説明する。図１は、ドレインを中心に対称配置さ
れるＭＯＳＦＥＴの構造とコンタクトの構造を示したレ
イアウト図であり、アクティブマスク（５０）、ワード
ラインマスク（５２）、ソース／ドレインコンタクトマ
スク（５４）、ドレインコンタクトマスク（５６）、第
１導電配線マスク（５８）、ソースコンタクトマスク
（６０）を各々配列したものである。
照して説明する。図１は、ドレインを中心に対称配置さ
れるＭＯＳＦＥＴの構造とコンタクトの構造を示したレ
イアウト図であり、アクティブマスク（５０）、ワード
ラインマスク（５２）、ソース／ドレインコンタクトマ
スク（５４）、ドレインコンタクトマスク（５６）、第
１導電配線マスク（５８）、ソースコンタクトマスク
（６０）を各々配列したものである。
【０００６】図２乃至図７は、従来の技術にＭＯＳＦＥ
Ｔ構造でソース、ドレインにコンタクトプラグを形成
し、コンタクトプラグにコンタクトされる導電層を形成
する過程を示したものであり、図１の切断線Ｘ−Ｘ′に
沿って示した断面図である。
Ｔ構造でソース、ドレインにコンタクトプラグを形成
し、コンタクトプラグにコンタクトされる導電層を形成
する過程を示したものであり、図１の切断線Ｘ−Ｘ′に
沿って示した断面図である。
【０００７】図２は、半導体基板（１）の一定部分に素
子分離絶縁膜（２）を形成し、ゲート酸化膜（３）、ゲ
ート電極（４）、ソース（６）、ドレイン（６′）を備
えるＭＯＳＦＥＴを形成し、前記ゲート電極（４）上部
及び側面にも絶縁膜（５）と絶縁膜スペーサー（７）を
形成したことを示した断面図である。前記絶縁膜（５）
は酸化膜で形成する。
子分離絶縁膜（２）を形成し、ゲート酸化膜（３）、ゲ
ート電極（４）、ソース（６）、ドレイン（６′）を備
えるＭＯＳＦＥＴを形成し、前記ゲート電極（４）上部
及び側面にも絶縁膜（５）と絶縁膜スペーサー（７）を
形成したことを示した断面図である。前記絶縁膜（５）
は酸化膜で形成する。
【０００８】図３は、露出したソース（６）とドレイン
（６′）に薄い酸化膜（８）を形成し、その上部に平坦
化用第１絶縁膜（１０）、例えばＢＰＳＧ膜を形成し、
ソース／ドレインコンタクトマスク（図１の５４）を用
いて感光膜パターン（１１）を形成した断面図である。
（６′）に薄い酸化膜（８）を形成し、その上部に平坦
化用第１絶縁膜（１０）、例えばＢＰＳＧ膜を形成し、
ソース／ドレインコンタクトマスク（図１の５４）を用
いて感光膜パターン（１１）を形成した断面図である。
【０００９】図４は、前記感光膜パターン（１１）をマ
スクに用いて露出した前記平坦化用第１絶縁膜（１０）
をエッチングし、露出する薄い酸化膜（８）を異方性エ
ッチングしてソース、ドレイン（６′）が露出するコン
タクトホール（１９）を形成した後、前記感光膜パター
ン（１１）を取り除き、導電層（１２）をこれらの上に
十分に厚く形成して前記コンタクトホール（１９）に埋
め込まれるようにした断面図である。前記コンタクトホ
ール（１９）は絶縁膜スペーサー（７）により磁気整列
して形成される。
スクに用いて露出した前記平坦化用第１絶縁膜（１０）
をエッチングし、露出する薄い酸化膜（８）を異方性エ
ッチングしてソース、ドレイン（６′）が露出するコン
タクトホール（１９）を形成した後、前記感光膜パター
ン（１１）を取り除き、導電層（１２）をこれらの上に
十分に厚く形成して前記コンタクトホール（１９）に埋
め込まれるようにした断面図である。前記コンタクトホ
ール（１９）は絶縁膜スペーサー（７）により磁気整列
して形成される。
【００１０】図５は、前記導電層（１２）を前記平坦化
用第１絶縁膜（１０）の上部面が露出するまで全面エッ
チングして前記コンタクトホール（１９）に埋め込まれ
るコンタクトプラグ（１２′）を形成した断面図であ
る。
用第１絶縁膜（１０）の上部面が露出するまで全面エッ
チングして前記コンタクトホール（１９）に埋め込まれ
るコンタクトプラグ（１２′）を形成した断面図であ
る。
【００１１】図６は、全体的に一定厚さの第２絶縁膜
（１４）を形成し、ドレインコンタクトマスク（図１の
５６）を用いたエッチング工程で前記ドレイン（６′）
に接続するコンタクトプラグ（１２′）を露出させ、全
体的に第１導電層を蒸着し、第１導電配線マスク（図１
の５８）を用いたエッチング工程で第１導電層をエッチ
ングして図１の導電配線（１５）を形成した断面図であ
る。前記第１導電配線マスクがミスアラインされても前
記第２絶縁膜（１４）の厚さは厚くないのでゲート電極
（４）とショートする現象は発生しない。
（１４）を形成し、ドレインコンタクトマスク（図１の
５６）を用いたエッチング工程で前記ドレイン（６′）
に接続するコンタクトプラグ（１２′）を露出させ、全
体的に第１導電層を蒸着し、第１導電配線マスク（図１
の５８）を用いたエッチング工程で第１導電層をエッチ
ングして図１の導電配線（１５）を形成した断面図であ
る。前記第１導電配線マスクがミスアラインされても前
記第２絶縁膜（１４）の厚さは厚くないのでゲート電極
（４）とショートする現象は発生しない。
【００１２】図７は、前記工程の後、全体的に第３絶縁
膜（１６）を形成し、前記ソースコンタクトマスク（図
１の６０）を用いたエッチング工程で第３絶縁膜（１
６）をエッチングしてソース（６）に接続したコンタク
トプラグ（１２′）を露出させ、第２導電配線を形成し
た断面図であり、前記ソースコンタクトマスクを配列す
るとき、ミスアラインが右側に発生し前記絶縁膜（１
６）をエッチングする工程でゲート電極（４）の上部の
第２絶縁膜（１０）と第１絶縁膜（５）がエッチングさ
れ、前記第２導電配線（１７）がゲート電極（４）とシ
ョートしたことを示した図面である。
膜（１６）を形成し、前記ソースコンタクトマスク（図
１の６０）を用いたエッチング工程で第３絶縁膜（１
６）をエッチングしてソース（６）に接続したコンタク
トプラグ（１２′）を露出させ、第２導電配線を形成し
た断面図であり、前記ソースコンタクトマスクを配列す
るとき、ミスアラインが右側に発生し前記絶縁膜（１
６）をエッチングする工程でゲート電極（４）の上部の
第２絶縁膜（１０）と第１絶縁膜（５）がエッチングさ
れ、前記第２導電配線（１７）がゲート電極（４）とシ
ョートしたことを示した図面である。
【００１３】前記のようにソース、ドレインにコンタク
トプラグを形成してその上部に各々コンタクトされる導
電層パターンを形成する際、マスクのアラインマージン
が小さくて望ましくないショート現象が発生する。
トプラグを形成してその上部に各々コンタクトされる導
電層パターンを形成する際、マスクのアラインマージン
が小さくて望ましくないショート現象が発生する。
【００１４】
【発明が解決しようとする課題】前記のようにソース、
ドレインにコンタクトを形成する際、ショートが発生す
ることを防止するためにはコンタクトマスク製作の時に
発生する印刷重ね合せ（registration) 、ＣＤ変化（cr
itical dimension variation) 及びウェーハ上にパター
ンを形成する時に発生するミスアラインメントトレラン
ス(misalignmenttolerance)、レンズディストーション
(lens distortion) 、ＣＤ変化を考慮して設計しなけれ
ばならないので半導体素子の面積が増加する。
ドレインにコンタクトを形成する際、ショートが発生す
ることを防止するためにはコンタクトマスク製作の時に
発生する印刷重ね合せ（registration) 、ＣＤ変化（cr
itical dimension variation) 及びウェーハ上にパター
ンを形成する時に発生するミスアラインメントトレラン
ス(misalignmenttolerance)、レンズディストーション
(lens distortion) 、ＣＤ変化を考慮して設計しなけれ
ばならないので半導体素子の面積が増加する。
【００１５】本発明はこのような問題を解決するため、
ソース、ドレインにコンタクトプラグを同時に形成せず
選択的にドレインにコンタクトプラグを形成し、ソース
にはコンタクトパッドを形成することにより半導体素子
面積を増大させないままでも、マスクのアラインメント
マージンを増大させることができる半導体装置及びその
製造方法を提供することを目的とする。
ソース、ドレインにコンタクトプラグを同時に形成せず
選択的にドレインにコンタクトプラグを形成し、ソース
にはコンタクトパッドを形成することにより半導体素子
面積を増大させないままでも、マスクのアラインメント
マージンを増大させることができる半導体装置及びその
製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
めの本発明の特徴は、ＭＯＳＦＥＴのソース、ドレイン
に導電層がコンタクトさる半導体装置において、前記Ｍ
ＯＳＦＥＴのゲート電極とは電気的に絶縁され、前記Ｍ
ＯＳＦＥＴのドレインに電気的に接続するコンタクトプ
ラクが形成され、前記ＭＯＳＦＥＴのゲート電極とは電
気的に絶縁され、前記ＭＯＳＦＥＴのソースに電気的に
接続するコンタクトパッドが形成され、前記コンタクト
プラグには電気的に接続した第１導電配線が形成され、
前記コンタクトパッドには電気的に接続され、前記第１
導電配線とは絶縁される第２導電配線が形成されること
にある。
めの本発明の特徴は、ＭＯＳＦＥＴのソース、ドレイン
に導電層がコンタクトさる半導体装置において、前記Ｍ
ＯＳＦＥＴのゲート電極とは電気的に絶縁され、前記Ｍ
ＯＳＦＥＴのドレインに電気的に接続するコンタクトプ
ラクが形成され、前記ＭＯＳＦＥＴのゲート電極とは電
気的に絶縁され、前記ＭＯＳＦＥＴのソースに電気的に
接続するコンタクトパッドが形成され、前記コンタクト
プラグには電気的に接続した第１導電配線が形成され、
前記コンタクトパッドには電気的に接続され、前記第１
導電配線とは絶縁される第２導電配線が形成されること
にある。
【００１７】
【作用】前記のように、本発明はコンタクトパッドとコ
ンタクトプラグを用いてコンタクトを形成することによ
り、半導体素子の面積を最少化しながら上部に形成され
る導電層を半導体基板上に安定にコンタクトすることが
できるのが特徴である。
ンタクトプラグを用いてコンタクトを形成することによ
り、半導体素子の面積を最少化しながら上部に形成され
る導電層を半導体基板上に安定にコンタクトすることが
できるのが特徴である。
【００１８】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。図８は本発明により製造されたドレインを中心
に対称配置されるＭＯＳＦＥＴコンタクトを示した配置
図であり、アクティブマスク（５０）、ワードラインマ
スク（５２）、ソース／ドレインコンタクトマスク（５
４）、コンタクトパッドマスク（５５）、ソースコンタ
クトマスク（６２）を各々配列したものである。
明する。図８は本発明により製造されたドレインを中心
に対称配置されるＭＯＳＦＥＴコンタクトを示した配置
図であり、アクティブマスク（５０）、ワードラインマ
スク（５２）、ソース／ドレインコンタクトマスク（５
４）、コンタクトパッドマスク（５５）、ソースコンタ
クトマスク（６２）を各々配列したものである。
【００１９】図９乃至図１４は、本発明によりＭＯＳＦ
ＥＴのドレインにコンタクトプラグを形成し、ソースに
コンタクトパッドを形成してその上部にコンタクトする
過程を示したものであり、図８の切断線Ｘ−Ｘ′に沿っ
て示した断面図である。
ＥＴのドレインにコンタクトプラグを形成し、ソースに
コンタクトパッドを形成してその上部にコンタクトする
過程を示したものであり、図８の切断線Ｘ−Ｘ′に沿っ
て示した断面図である。
【００２０】図９は、半導体基板（１）の一定部分に素
子分離絶縁膜（２）を形成し、ゲート酸化膜（３）、ゲ
ート電極（４）、ソース（６）、ドレイン（６′）を備
えるＭＯＳＦＥＴを形成し、前記ゲート電極（４）の上
部及び側面にも絶縁膜（５）と絶縁膜スペーサー（７）
を形成したことを示す断面図である。前記絶縁膜（５）
は酸化膜で形成する。
子分離絶縁膜（２）を形成し、ゲート酸化膜（３）、ゲ
ート電極（４）、ソース（６）、ドレイン（６′）を備
えるＭＯＳＦＥＴを形成し、前記ゲート電極（４）の上
部及び側面にも絶縁膜（５）と絶縁膜スペーサー（７）
を形成したことを示す断面図である。前記絶縁膜（５）
は酸化膜で形成する。
【００２１】図１０は、露出したソース（６）とドレイ
ン（６′）に薄い酸化膜（８）を形成し、その上部に平
坦化用第１絶縁膜（１０）例えばＢＰＳＧ膜を形成し、
ソース／ドレインコンタクトマスク（図８の５４）を用
いて感光膜パターン（１１）を形成した断面図である。
ン（６′）に薄い酸化膜（８）を形成し、その上部に平
坦化用第１絶縁膜（１０）例えばＢＰＳＧ膜を形成し、
ソース／ドレインコンタクトマスク（図８の５４）を用
いて感光膜パターン（１１）を形成した断面図である。
【００２２】図１１は、前記感光膜パターン（１１）を
マスクに用いて露出された前記平坦化用第１絶縁膜（１
０）をエッチングし、露出する薄い酸化膜（８）を異方
性エッチングしてソース（６）、ドレイン（６′）が露
出するコンタクトホール（１９）を形成した後、前記感
光膜パターン（１１）を取り除き、導電層（１２）を充
分に厚く形成して前記コンタクトホール（１９）に埋め
込まれるようにした後、その上部に感光膜を塗布し、コ
ンタクトパットマスク（図８の５５）を用いた露光及び
現像工程で感光膜パターン（１３）を形勢した断面図で
ある。前記コンタクトホール（１９）は絶縁膜スペーサ
ー（７）により磁気整列して形成される。
マスクに用いて露出された前記平坦化用第１絶縁膜（１
０）をエッチングし、露出する薄い酸化膜（８）を異方
性エッチングしてソース（６）、ドレイン（６′）が露
出するコンタクトホール（１９）を形成した後、前記感
光膜パターン（１１）を取り除き、導電層（１２）を充
分に厚く形成して前記コンタクトホール（１９）に埋め
込まれるようにした後、その上部に感光膜を塗布し、コ
ンタクトパットマスク（図８の５５）を用いた露光及び
現像工程で感光膜パターン（１３）を形勢した断面図で
ある。前記コンタクトホール（１９）は絶縁膜スペーサ
ー（７）により磁気整列して形成される。
【００２３】図１２は、前記感光真膜（１３）をマスク
にして前記導電層（１２）を平坦化用第１絶縁膜（１
０）の上部面が露出するまで全面エッチングし、前記コ
ンタクトホール（１９）に埋め込まれるコンタクトプラ
グ（１２′）とコンタクトパッド（１２″）を形成した
断面図である。
にして前記導電層（１２）を平坦化用第１絶縁膜（１
０）の上部面が露出するまで全面エッチングし、前記コ
ンタクトホール（１９）に埋め込まれるコンタクトプラ
グ（１２′）とコンタクトパッド（１２″）を形成した
断面図である。
【００２４】図１３は、全体的に一定厚さの第２絶縁膜
（１４）を形成し、ドレインコンタクトマスクを用いた
エッチング工程で前記コンタクトプラグ（１２′）を露
出させ、全体的に第１導電層を蒸着し、第１導電配線マ
スク（図８の５８）を用いたエッチング工程で第１導電
層をエッチングして第１導電配線（１５）を形成した断
面図である。前記第１導電配線マスク（図８の５８）が
左側にミスアラインされても前記第２絶縁膜（１４）の
厚さは厚くないので、オーバーエッチングを行っても下
部の第１絶縁膜（１０）の厚さほどエッチングしないの
で、ゲート電極（４）とショートする現象は発生しな
い。
（１４）を形成し、ドレインコンタクトマスクを用いた
エッチング工程で前記コンタクトプラグ（１２′）を露
出させ、全体的に第１導電層を蒸着し、第１導電配線マ
スク（図８の５８）を用いたエッチング工程で第１導電
層をエッチングして第１導電配線（１５）を形成した断
面図である。前記第１導電配線マスク（図８の５８）が
左側にミスアラインされても前記第２絶縁膜（１４）の
厚さは厚くないので、オーバーエッチングを行っても下
部の第１絶縁膜（１０）の厚さほどエッチングしないの
で、ゲート電極（４）とショートする現象は発生しな
い。
【００２５】図１４は前記工程の後、全体的に第３絶縁
膜（１６）を形成し、前記ソースコンタクトマスク（図
８の６２）を用いたエッチング工程で第３絶縁膜（１
６）をエッチングしてコンタクトパッド（１２″）を露
出させたコンタクトホールを形成し、図７の導電配線
（１７）を形成して前記コンタクトパッド（１２″）に
接続した断面図であり、前記ソースコンタクトマスク
（図８の６２）を配列する際、アラインマージンがコン
タクトパッドのｄの大きさほど余裕があるので、下部の
第１絶縁膜（１０）がエッチングされて第２導電配線
（１７）が他の導電体とショートすることを防止するこ
とができる。
膜（１６）を形成し、前記ソースコンタクトマスク（図
８の６２）を用いたエッチング工程で第３絶縁膜（１
６）をエッチングしてコンタクトパッド（１２″）を露
出させたコンタクトホールを形成し、図７の導電配線
（１７）を形成して前記コンタクトパッド（１２″）に
接続した断面図であり、前記ソースコンタクトマスク
（図８の６２）を配列する際、アラインマージンがコン
タクトパッドのｄの大きさほど余裕があるので、下部の
第１絶縁膜（１０）がエッチングされて第２導電配線
（１７）が他の導電体とショートすることを防止するこ
とができる。
【００２６】図１５は、本発明の他の実施例によりコン
タクトパッドとコンタクトプラグを備えるＤＲＡＭのレ
イアウトであり、アクティブマスク（７０）、ワードラ
インマスク（７２）、ソース／ドレイン電極コンタクト
マスク（７４）、コンタクトパッドマスク（７６）、ビ
ット線コンタクトマスク（７８）、ビット線マスク（８
０）、電荷保存電極コンタクトマスク（８２）が各々配
列されたものである。
タクトパッドとコンタクトプラグを備えるＤＲＡＭのレ
イアウトであり、アクティブマスク（７０）、ワードラ
インマスク（７２）、ソース／ドレイン電極コンタクト
マスク（７４）、コンタクトパッドマスク（７６）、ビ
ット線コンタクトマスク（７８）、ビット線マスク（８
０）、電荷保存電極コンタクトマスク（８２）が各々配
列されたものである。
【００２７】図１６乃至図２４は、本発明の他の実施例
によりコンタクトパッドとコンタクトプラグを有する半
導体記憶装置の製造過程を図１５の切断線Ｘ−Ｘ′に沿
って示した断面図である。
によりコンタクトパッドとコンタクトプラグを有する半
導体記憶装置の製造過程を図１５の切断線Ｘ−Ｘ′に沿
って示した断面図である。
【００２８】また、図２５乃至図２８は、図１６内図２
４の製造段階で図１５の切断線Ｙ−Ｙ′に沿って示した
断面図である。
４の製造段階で図１５の切断線Ｙ−Ｙ′に沿って示した
断面図である。
【００２９】図１６は、半導体基板（２１）の一定部分
に素子分離絶縁膜（２２）を形成し、ゲート酸化膜（２
３）、ゲート電極（２４）とソース（２６）、ドレイン
（２６′）を形成すると共に、ゲート電極（２４）の上
部に絶縁膜（２５）を形成し、ゲート電極（２４）の側
壁にも絶縁膜スペーサー（２７）を形成した断面図であ
る。
に素子分離絶縁膜（２２）を形成し、ゲート酸化膜（２
３）、ゲート電極（２４）とソース（２６）、ドレイン
（２６′）を形成すると共に、ゲート電極（２４）の上
部に絶縁膜（２５）を形成し、ゲート電極（２４）の側
壁にも絶縁膜スペーサー（２７）を形成した断面図であ
る。
【００３０】図１７は、露出された基板（２１）上に薄
い絶縁膜（２８）を形成し、層間絶縁膜に対するエッチ
ング障壁物質層（２９）を形成し、平坦化用第１絶縁膜
（３０）を形成して感光膜を塗布し、ソース／ドレイン
電極コンタクトマスク（図１の７４）を用いた露光及び
現像工程で感光膜パターン（３１）を形成した断面図で
ある。
い絶縁膜（２８）を形成し、層間絶縁膜に対するエッチ
ング障壁物質層（２９）を形成し、平坦化用第１絶縁膜
（３０）を形成して感光膜を塗布し、ソース／ドレイン
電極コンタクトマスク（図１の７４）を用いた露光及び
現像工程で感光膜パターン（３１）を形成した断面図で
ある。
【００３１】図１８は、前記感光膜パターン（３１）を
マスクにして下部のエッチング障壁物質層（２９）を露
出させ前記平坦化用第１絶縁膜（３０）をエッチング
し、続けて前記エッチング障壁物質層（２９）と薄い絶
縁膜（２８）をエッチングしてソース（２６）、ドレイ
ン（２６′）が露出されたコンタクトホール（４５）を
形成し、前記感光膜パターン（３１）を取り除き、導電
層（３２）を充分に厚く形成して前記コンタクトホール
（４５）を埋め込まれるようにし、前記導電層（３２）
の上部に感光膜を塗布し、コンタクトパッドマスク（図
１５の７６）を用いた露光及び現像工程に感光膜（３
３）を形成した状態の断面図であり、前記導電層（３
２）はポリシリコン又はアモルファスしリコンを用いる
ことができる。
マスクにして下部のエッチング障壁物質層（２９）を露
出させ前記平坦化用第１絶縁膜（３０）をエッチング
し、続けて前記エッチング障壁物質層（２９）と薄い絶
縁膜（２８）をエッチングしてソース（２６）、ドレイ
ン（２６′）が露出されたコンタクトホール（４５）を
形成し、前記感光膜パターン（３１）を取り除き、導電
層（３２）を充分に厚く形成して前記コンタクトホール
（４５）を埋め込まれるようにし、前記導電層（３２）
の上部に感光膜を塗布し、コンタクトパッドマスク（図
１５の７６）を用いた露光及び現像工程に感光膜（３
３）を形成した状態の断面図であり、前記導電層（３
２）はポリシリコン又はアモルファスしリコンを用いる
ことができる。
【００３２】図１９は、前記感光膜（３３）のパターン
をマスクにして前記導電層（３２）をエッチングすると
共に、前記第１絶縁層（３０）の表面までエッチングし
てドレイン電極（２６′）に接続するコンタクトパッド
（３２″）を形成し、前記ソース（２６）に接続するコ
ンタクトプラグ（３２′）を形成した後、前記感光膜パ
ターン（３３）を取り除いた状態の断面図である。
をマスクにして前記導電層（３２）をエッチングすると
共に、前記第１絶縁層（３０）の表面までエッチングし
てドレイン電極（２６′）に接続するコンタクトパッド
（３２″）を形成し、前記ソース（２６）に接続するコ
ンタクトプラグ（３２′）を形成した後、前記感光膜パ
ターン（３３）を取り除いた状態の断面図である。
【００３３】図２０は、全体的に一定厚さの第２絶縁膜
（３４）を形成し、ビツト線コンタクトマスク（図１５
の７８）を用いたエッチング工程で前記コンタクトパッ
ド（３２″）が露出するコンタクトホールを形成し、ビ
ット線用導電層（３５）と第３絶縁膜（３６）を形成し
て全体的に感光膜を塗布し、ビット線マスク（図１５の
８０）を用いた露光及び現像工程で感光膜パターン（３
７）を形成した断面図である。
（３４）を形成し、ビツト線コンタクトマスク（図１５
の７８）を用いたエッチング工程で前記コンタクトパッ
ド（３２″）が露出するコンタクトホールを形成し、ビ
ット線用導電層（３５）と第３絶縁膜（３６）を形成し
て全体的に感光膜を塗布し、ビット線マスク（図１５の
８０）を用いた露光及び現像工程で感光膜パターン（３
７）を形成した断面図である。
【００３４】図２１及び図２５は、前記感光膜パターン
（３７）をマスクに用いて前記第３絶縁膜（３６）とビ
ット線用導電層（３５）をエッチングし、露出される第
２絶縁膜（３４）の一定厚さをエッチングして第３絶縁
膜パターン（３６′）とビット線（３５′）を形成した
後、前記感光膜パターン（３７）を取り除いた状態の断
面図である。
（３７）をマスクに用いて前記第３絶縁膜（３６）とビ
ット線用導電層（３５）をエッチングし、露出される第
２絶縁膜（３４）の一定厚さをエッチングして第３絶縁
膜パターン（３６′）とビット線（３５′）を形成した
後、前記感光膜パターン（３７）を取り除いた状態の断
面図である。
【００３５】図２２及び図２６は、前記ビット線（３
５′）と第３絶縁膜パターン（３６′）の側壁に絶縁膜
スペーサー（３８）を形成した状態の断面図である。
５′）と第３絶縁膜パターン（３６′）の側壁に絶縁膜
スペーサー（３８）を形成した状態の断面図である。
【００３６】図２３及び図２７は、絶縁膜に対するエッ
チング障壁物質層（３９）を形成し、平坦化用第４絶縁
膜（４０）を形成してその上部に感光膜を塗布し電荷保
存電極コンタクトマスク（図１５の８２）を用いた露光
及び現像工程で感光膜パターン（４１）を形成した状態
の断面図である。
チング障壁物質層（３９）を形成し、平坦化用第４絶縁
膜（４０）を形成してその上部に感光膜を塗布し電荷保
存電極コンタクトマスク（図１５の８２）を用いた露光
及び現像工程で感光膜パターン（４１）を形成した状態
の断面図である。
【００３７】図２４及び図２８は、前記感光膜パターン
（４１）をマスクにして下部のエッチング障壁物質層
（３９）が露出するまで前記第４絶縁膜（４０）をエッ
チングし、露出されるエッチング障壁物質層（３９）と
その下部の第２絶縁膜（３４）をエッチングしてコンタ
クトプラグ（３２′）が露出するコンタクトホールを形
成し、電荷保存電極用導電層（４２）を蒸着して下部の
ソース（２６）に電気的に接続した状態の断面図であ
る。以後に電荷保存電極のパターンを形成し、電荷保存
電極表面に誘電体膜、及びプレート電極を形成してキャ
パシターを形成する。
（４１）をマスクにして下部のエッチング障壁物質層
（３９）が露出するまで前記第４絶縁膜（４０）をエッ
チングし、露出されるエッチング障壁物質層（３９）と
その下部の第２絶縁膜（３４）をエッチングしてコンタ
クトプラグ（３２′）が露出するコンタクトホールを形
成し、電荷保存電極用導電層（４２）を蒸着して下部の
ソース（２６）に電気的に接続した状態の断面図であ
る。以後に電荷保存電極のパターンを形成し、電荷保存
電極表面に誘電体膜、及びプレート電極を形成してキャ
パシターを形成する。
【００３８】
【発明の効果】前記した本発明のように、ＭＯＳＦＥＴ
のソースとドレインに選択的にコンタクトパッドとコン
タクトプラグを同時に形成して半導体素子の面積を最少
化することができる。また、コンタクトパッドとコンタ
クトプラグにそれぞれ望む導電層をコンタクトする際、
コンタクトパッドによりコンタクトマスクのアラインマ
ージンが確保され、コンタクト工程を容易に進行するこ
とができる工業上大なる効果がある。
のソースとドレインに選択的にコンタクトパッドとコン
タクトプラグを同時に形成して半導体素子の面積を最少
化することができる。また、コンタクトパッドとコンタ
クトプラグにそれぞれ望む導電層をコンタクトする際、
コンタクトパッドによりコンタクトマスクのアラインマ
ージンが確保され、コンタクト工程を容易に進行するこ
とができる工業上大なる効果がある。
【図１】図１は、従来の半導体装置のレイアウト図であ
る。
る。
【図２】図２は、従来の技術によりＭＯＳＦＥＴのソー
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
【図３】図３は、従来の技術によりＭＯＳＦＥＴのソー
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
【図４】図４は、従来の技術によりＭＯＳＦＥＴのソー
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
【図５】図５は、従来の技術によりＭＯＳＦＥＴのソー
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
【図６】図６は、従来の技術によりＭＯＳＦＥＴのソー
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
【図７】図７は、従来の技術によりＭＯＳＦＥＴのソー
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
スとドレインにコンタクトプラグを形成し、その上部に
導電配線を接続する段階を示した断面図である。
【図８】図８は、本発明により製造される半導体装置の
レイアウト図である。
レイアウト図である。
【図９】図９は、本発明によりＭＯＳＦＥＴのソースと
ドレインにそれぞれコンタクトパッドとコンタクトプラ
グを形成し、その上部に導電配線を接続する段階を示し
た断面図である。
ドレインにそれぞれコンタクトパッドとコンタクトプラ
グを形成し、その上部に導電配線を接続する段階を示し
た断面図である。
【図１０】図１０は、本発明によりＭＯＳＦＥＴのソー
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
【図１１】図１１は、本発明によりＭＯＳＦＥＴのソー
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
【図１２】図１２は、本発明によりＭＯＳＦＥＴのソー
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
【図１３】図１３は、本発明によりＭＯＳＦＥＴのソー
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
【図１４】図１４は、本発明によりＭＯＳＦＥＴのソー
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
スとドレインにそれぞれコンタクトパッドとコンタクト
プラグを形成し、その上部に導電配線を接続する段階を
示した断面図である。
【図１５】図１５は、本発明の他の実施例により製造さ
れる半導体記憶装置のレイアウト図である。
れる半導体記憶装置のレイアウト図である。
【図１６】図１６は、本発明の他の実施例によりコンタ
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
【図１７】図１７は、本発明の他の実施例によりコンタ
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
【図１８】図１８は、本発明の他の実施例によりコンタ
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
【図１９】図１９は、本発明の他の実施例によりコンタ
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
【図２０】図２０は、本発明の他の実施例によりコンタ
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
【図２１】図２１は、本発明の他の実施例によりコンタ
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
【図２２】図２２は、本発明の他の実施例によりコンタ
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
【図２３】図２３は、本発明の他の実施例によりコンタ
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
【図２４】図２４は、本発明の他の実施例によりコンタ
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
クトパッドとコンタクトプラグを有する半導体記憶装置
に対する製造過程を示す図であって、図１５の切断線Ｘ
−Ｘ′に沿って示した断面図である。
【図２５】図２５は、図１６乃至図２４の製造段階で切
断線Ｙ−Ｙ′に沿って示した断面図である。
断線Ｙ−Ｙ′に沿って示した断面図である。
【図２６】図２６は、図１６乃至図２４の製造段階で切
断線Ｙ−Ｙ′に沿って示した断面図である。
断線Ｙ−Ｙ′に沿って示した断面図である。
【図２７】図２７は、図１６乃至図２４の製造段階で切
断線Ｙ−Ｙ′に沿って示した断面図である。
断線Ｙ−Ｙ′に沿って示した断面図である。
【図２８】図２８は、図１６乃至図２４の製造段階で切
断線Ｙ−Ｙ′に沿って示した断面図である。
断線Ｙ−Ｙ′に沿って示した断面図である。
３，23 ゲート酸化膜 ４，24 ゲート電極 ５ 第１次絶縁膜 ６，26 ソース ６′，26′ドレイン ７ 絶縁膜スペーサー 11，13，31，33，37，41 感光膜パターン 12′，32″コンタクトプラグ 12″，32″コンタクトパッド 15 第１導電配線 16，16′第３次絶縁膜 17 第２導電配線 35′ ビットライン 42 電荷保存電極用導電層 50，70 アクティブマスク 52，72 ワードラインマスク 54，74 ソース／ドレインコンタクトマスク 76 コンタクトパッドマスク 78 ビットラインコンタクトマスク 80 ビット線マスク
Claims (10)
- 【請求項１】 ＭＯＳＦＥＴのソース、ドレインにコン
タクトされる半導体装置において、 前記ＭＯＳＦＥＴのゲート電極とは電気的に絶縁され、
前記ＭＯＳＦＥＴのドレインに電気的に接続するコンタ
クトプラグが形成され、 前記ＭＯＳＦＥＴのゲート電極とは電気的に絶縁され、
前記ＭＯＳＦＥＴのソースに電気的に接続するコンタク
トパッドが形成され、 前記コンタクトブラグには電気的に接続した第１導電配
線が形成され、 前記コンタクトパッドには電気的に接続され、前記第１
導電配線とは絶縁された第２導電配線が形成されること
を特徴とする半導体装置。 - 【請求項２】 ＭＯＳＦＥＴのソース、ドレインに導電
層がコンタクトされる半導体装置において、 前記ＭＯＳＦＥＴのゲート電極とは電気的に絶縁され、
前記ＭＯＳＦＥＴのソースに電気的に接続するコンタク
トプラグが形成され、 前記ＭＯＳＦＥＴのゲート電極とは電気的に絶縁され、
前記ＭＯＳＦＥＴのドレインに電気的に接続するコンタ
クトパッドが形成され、 前記コンタクトプラグには電気的に接続した第１導電配
線が形成され、 前記コンタクトパッドには電気的に接続され、前記第１
導電配線とは絶縁された第２導電配線が形成されること
を特徴とする半導体装置。 - 【請求項３】 ＭＯＳＦＥＴのソースにキャパシターが
接続され、ＭＯＳＦＥＴのドレインにビットラインが接
続されてなる半導体記憶装置において、 前記ＭＯＳＦＥＴのゲート電極とは電気的に絶縁され、
前記ＭＯＳＦＥＴのソースに電気的に接続するコンタク
トプラグが形成され、 前記ＭＯＳＦＥＴのゲート電極とは電気的に絶縁され、
前記ＭＯＳＦＥＴのソースに電気的に接続するコンタク
トパッドが形成され、 前記コンタクトパッドに電気的に接続したビットライン
が形成され、 前記コンタクトプラグに電気的に接続され、前記ビット
ランイとは絶縁された電荷保存電極が形成され、 前記電荷保存電極の上部に、誘電体膜とプレート電極が
形成されることを特徴とする半導体装置。 - 【請求項４】 ＭＯＳＦＥＴのソース、ドレインに導電
層がコンタクトされる半導体素子において、 半導体基板の一定部分に素子分離絶縁膜を形成し、ゲー
ト電極とソース、ドレインを備えるＭＯＳＦＥＴを形成
すると共に、ゲート電極の上部と側面に各々絶縁膜と絶
縁膜スペーサーを形成する段階と、 平坦化用第１絶縁膜を形成し、前記ソース、ドレインが
露出されるコンタクトホールを形成する段階と、 全体構造の上部に導電層を蒸着する段階と、 コンタクトマスクを用いたエッチング工程で前記ソース
が露出されるコンタクトホールにはコンタクトパッドを
形成すると同時に、前記ドレインが露出されるコンタク
トホールにはコンタクトプラグを形成する段階と、 全体的に第２絶縁膜を形成し、前記コンタクトプラグが
露出されるコンタクトホールを形成し、コンタクトプラ
グに接続される第１導電配線を形成する段階と、 全体的に第３絶縁膜を形成し、前記コンタクトパッドが
露出されるコンタクトホールを形成し、前記コンタクト
パッドに接続される第２導電配線を形成する段階とより
成る半導体装置の製造方法。 - 【請求項５】 前記コンタクトプラグが露出されるコン
タクトホールを形成する際、ドレインコンタクトマスク
を用いることを特徴とする請求項４記載の半導体装置の
製造方法。 - 【請求項６】 前記コンタクトパッドが露出されるコン
タクトホールを形成する際、ソースコンタクトマスクを
用いることを特徴とする請求項４記載の半導体装置の製
造方法。 - 【請求項７】 前記コンタクトプラグとコンタクトパッ
ドは、ボリシリコン層又はアモルファスシリコン層で形
成することを特徴とする請求項４記載の半導体装置の製
造方法。 - 【請求項８】 ＭＯＳＦＥＴのドレインにビット線が接
続され、ＭＯＳＦＥＴのソースにキャパシターが接続さ
れる半導体装置製造方法において、 半導体基板に素子分離絶縁膜を形成し、ゲート電極とソ
ース、ドレインよりなるＭＯＳＦＥＴを形成すると共
に、ゲート電極の上部及び側面には絶縁膜と絶縁膜スペ
ーサーを形成する段階と、 前記絶縁膜に対するエッチング障壁物質層を形成し、そ
の上部に平坦化用第１絶縁膜を形成する段階と、 ソース、ドレイン電極が各々露出されるコンタクトホー
ルを形成する段階と、全体構造の上部に導電層を形成す
る段階と、 前記導電層をエッチングして前記ドレインが露出される
コンタクトホールにコンタクトパッドを形成し、前記ソ
ースが露出されるコンタクトホールにはコンタクトプラ
グを形成する段階と、 全体的に第２絶縁膜を形成し、前記コンタクトパッドが
露出されるコンタクトホールを形成する段階と、 ビット線用導電層と第３絶縁膜を形成し、ビット線マス
クを用いたエッチング工程で第３絶縁膜とビット線の一
定部分をエッチングしてビット線を形成する段階と、 前記ビット線の側壁に絶縁膜スペーサーを形成する段階
と、 前記第２，第３絶縁膜にエッチング障壁物質層を形成
し、その上部に平坦化用第４絶縁膜を形成する段階と、 前記コンタクトプラグが露出されるコンタクトホールを
形成する段階と、 前記コンタクトプラグに接続される電荷保存電極を形成
する段階と、 前記電荷保存電極の上部に、誘電体膜とプレート電極を
形成する段階よりなることを特徴とする半導体装置の製
造方法。 - 【請求項９】 前記コンタクトパッドとコンタクトプラ
グは、ポリシリコン層又はアモルファスシリコン層で形
成することを特徴とする請求項８記載の半導体装置の製
造方法。 - 【請求項１０】 前記コンタクトプラグが露出されるコ
ンタクトホールを形成する段階には、 電荷保存電極用コンタクトマスクを用いて第４絶縁膜を
エッチングしエッチング障壁物質層を露出させた後、露
出されたエッチング障壁物質層をエッチングし、露出さ
れる第２絶縁膜をエッチングしてコンタクトホールを形
成することを特徴とする請求項８記載の半導体装置の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930028885A KR970007830B1 (ko) | 1993-12-21 | 1993-12-21 | 반도체 장치 및 그 제조방법 |
| KR93-28885 | 1993-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201999A JPH07201999A (ja) | 1995-08-04 |
| JP2575002B2 true JP2575002B2 (ja) | 1997-01-22 |
Family
ID=19371966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318431A Expired - Fee Related JP2575002B2 (ja) | 1993-12-21 | 1994-12-21 | 半導体装置及びその製造方法 |
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|---|---|
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| JP (1) | JP2575002B2 (ja) |
| KR (1) | KR970007830B1 (ja) |
| DE (1) | DE4445796C2 (ja) |
Families Citing this family (23)
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|---|---|---|---|---|
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| US5510296A (en) * | 1995-04-27 | 1996-04-23 | Vanguard International Semiconductor Corporation | Manufacturable process for tungsten polycide contacts using amorphous silicon |
| KR0155831B1 (ko) * | 1995-06-20 | 1998-12-01 | 김광호 | 셀프얼라인을 이용한 듀얼패드셀 반도체장치 및 그것의 제조방법 |
| KR0170312B1 (ko) * | 1995-06-23 | 1999-02-01 | 김광호 | 고집적 dram 셀 및 그 제조방법 |
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