KR970007830B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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Abstract

요약없음

Description

반도체 장치 및 그 제조방법
제1도는 본 발명에 따라 콘택패드와 콘택플러그를 갖는 반도체 기억장치에 대한 평면도로서, 드레인 전극에 비트선이 접속되고, 소오스전극에 캐패시터가 접속되는 DRAM CELL구조를 제작하기 위한 주요마스크층의 평면도.
제2A도 내지 제2I도는 본 발명의 제1실시예에 따라 콘택패드와 콘택플러그를 갖는 반도체 기억장치에 대한 제조과정을 나타내는 단면도.
제3도는 본 발명에 따라 콘택패드와 콘택플러그를 갖는 MOSFET구조에 대한 평면도.
제4A도 내지 제4F도는 본 발명의 제2실시예에 따라 게이트전극과 소오스/드레인전극으로 이루어진 MOSFET구조에 소오스전극에는 콘택패드를 형성하고, 드레인전극에 콘택플러그를 형성하는 제조과정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
A : 액티브 마스크B : 게이트전극 마스크
C : 소오스/드레인전극 콘택 마스크D : 콘택패드 마스크
D' : 콘택패드 마스크 E : 비트선 콘택 마스크
E' : 드레인전극 콘택 마스크F : 비트선 마스크
F' : 드레인전극 배선 마스크G : 전하보존전극 콘택 마스크
G' : 소오스전극 콘택마스크1 : 반도체기판
2 : 소자분리절연막3 : 게이트 산화막
4 : 게이트전극5 : 제1차 절연막
6 : 소오스전극6' : 드레인전극
7 : 절연막 스페이서8 : 얇은 절연막
9 : 식각장벽물질층10 : 평탄화된 절연막
11 : 감광막(소오스/드레인전극 콘택 마스크)
12 : 평탄화된 전도물질층12' : 콘택패드
12" : 콘택플러그13,17,21 : 감광막
14 : 제2차 절연막15 : 비트선용 전도물질층
15' : 비트선16,16' : 제3차 절연막
18 : 제2차 절연막 스페이서19 : 제2차 식각장벽물질층
20 : 제2차 평탄화된 절연막30 : 전하보존적극용 전도물질층
50 : 전극배선60 : 제3차 절연막
70 : 전극배선
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로 특히 제1차 전도선과 제3차 전도선 사이에 별도의 상호연결용 전도물질 패드를 형성하고, 동시에 제5차 전도선이 접속되는 제1차 전도선 상에 콘택 플러그를 형성하여 상기 제5차 전도선을 상기 콘택플러그를 통하여 제1차 전도선에 접속하는 구조로서 반도체 장치의 면적을 감소시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치를 제조하는데 있어서 일련의 제1차 전도선, 제1차 층간절연막, 일련의 제2차 전도선, 그리고 제2차 층간절연막이 순서대로 형성되고, 상기 제2차 층간절연막 상부에 일련의 제3차 전도선을 형성하면서, 상기 제3차 전도선이 상기 제2차 전도선 사이를 지나 제1차 전도선과 연결되되, 상기 제2차 전도선과는 절연시키기 위하여, 상기 제1차 전도선에 제3차 전도선 콘택을 형성할 때 상기의 제3차 전도선 콘택은 제2차 전도선과 일정거리 이상의 간격을 유지해야 한다.
그러므로 접속장치 설계시 제3차 전도선 콘택 마스크와 제2차 전도선 마스크는 일정한 설계규칙에 따른다.
즉, 제3차 전도선을 제1차 전도선에 접속시키기 위한 제3차 전도선 콘택 마스크와 제2차 전도선 마스크를 설계하기 위해서 제3차 전도선 콘택은 제2차 전도선과 항상 일정거리 이상의 간격을 유지해야 하므로 제3차 전도선 콘택과 제2차 전도선 마스크 사이는 마스크 제작시 발생되는 인쇄정합(registration), CD변화(variation) 그리고 웨이퍼 상에 패턴을 형성할 때 발생되는 미스얼라이먼트 톨러런스(misalignment tolerance), 렌즈 디스토션(lens distortion), CD변화 그리고 제3차 전도선 콘택과 제2차 전도선 사이의 절연막 두께를 고려하여야 하며 이러한 항 목이 고려된 만큼 접속장치의 면적이 증가된다.
이와 같이 마스크 제작시 제3차 전도선 콘택 마스크와 제2차 전도선 마스크 사이가 항상 일정거리 이상의 간격을 유지하므로서 발생되는 접속장치부분의 면적증가 문제를 해결하기 위하여 자기정렬방식으로 콘택을 형성함으로써 제3차 전도선 콘택 마스크와 제2차 전도선 마스크 사이의 간격을 고려하지 않아 접속장치의 면적을 감소시킬 수 있다.
상기와 같은 자기 정렬형 콘택의 경우 제1차 전도선에 제3차 전도선을 접속하는데는 비교적 용이하나, 제2차 전도선과 절연되면서 제1차 전도선에 제3차 전도선을 자기 정렬방식으로 접속시키고, 다시 제4차 전도선과 절연되면서 다른 영역의 제1차 전도선에 제5차 전도선을 접속시키는데 있어서 자기 정렬방식을 사용할 수가 없어 접속장치의 면적을 감소시킬 수 없다.
본 발명은 상기와 같은 단점을 보완하기 위하여 제1차 전도선에 콘택패드와 콘택플러그를 자기정렬형 콘택을 이용하여 동시에 형성하고, 상기 콘택패드와 콘택플러그를 통하여 제3차 전도선과 제5차 전도선을 제1차 전도선에 접속시킴으로써 접속장치의 면적을 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명은 제1차 전도선, 층간절연막, 제2차 전도선, 층간절연막, 제3차 전도선, 층간절연막, 제4차 전도선, 층간절연막 및 제5차 전도선이 형성되되, 상기 제3차 전도선과 제5차 전도선이 각각 상기 제1차 전도선에 접속되면서 상기 제2차 전도선과는 절연되는 고집적 반도체 소자의 접속장치에 있어서, 상기 제1차 전도선이 서로 다른 부분에 각각 콘택플러그와 콘택패드가 형성되고, 상기 제1차 전도선 상의 콘택플러그에 제3차 전도선이 접속되어 상기 제3차 전도선이 상기 콘택플러그를 통해 전기적으로 제1차 전도선에 접속되고, 상기 제1차 전도선 상의 콘택패드에 제5차 전도선이 접속되어 상기 제5차 전도선이 상기 콘택패드를 통해 전기적으로 제1차 전도선에 접속되는 반도체 장치를 특징으로 한다.
본 발명은 반도체기판(1)일정부분에 소자분리 절연막(2)을 형성하고, 게이트전극(4)과 소오스, 드레인전극(6,6')를 형성하되, 게이트전극(4)상부에 층간절연 목적의 제1차 절연막(5)이 형성되고, 게이트전극(4)측벽에도 층간절연 목적의 절연막스페이서(7)가 형성되도록 하는 단계와, 층간절연막에 대한 식각장벽물질층(9)을 형성하고, 평탄화된 층간절연막(10)을 형성하고, 소오스/드레인전극(6,6')상부가 노출되도록 하는 콘택홀을 형성하는 단계와, 소오스/드레인전극(6,6')에 형성된 콘택홀이 매립되도록 전도물질층(12)을 충분히 두껍게 형성하는 단계와, 비트라인 콘택패드 마스크를 이용하여 상기 전도물질층(12)을 일정두께 식각하여 상기 드레인전극(6')상의 콘택홀에는 콘택패드(12')가 형성되고, 상기 소오스전극(6)상의 콘택홀에는 콘택플러그(12")를 형성하는 단계와, 전체적으로 일정두께의 제2차 절연막(14)을형성하고, 비트선 콘택마스크를 이용한 식각공정으로 상기 콘택패드(12')를 노출시키는 단계와, 비트선용 전도물질(15)과 제3차 절연막(16)을 형성하고, 비트선마스크(제1도의 F)를 이용한 식각공정으로 예정된 영역의 제3차 절연막(16)과 비트선용 전도물질(15)을 식각하여 제3차 절연막패턴(16')및 비트선(15')을 형성하는 단계와, 상기 비트선(15')과 제3차 절연막패턴(16')측벽에 제2차 절연막 스페이서(18)를 형성하는 공정단계.
층간절연막에 대한 제2차 식각장벽물질층(19)을 형성하고, 제2차 평탄화된 층간절연막(20)을 형성하고, 전하보존전극 콘택마스크(제1도의 G)를 이용한 식각공정으로 상기 콘택플러그(12")를 노출시키는 단계와, 전하보존전극용 전도물질층(30)을 형성하는 공정을 포함하는 반도체 장치의 제조방법을 특성으로한다.
본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
이후 구체적으로 간단히 설명하기 위하여 편의상 드레인전극에 비트선이 접속되고, 소오스전극에 캐패시터가 접속되는 DRAM CELL구조에 대한 제조과정을 설명하고, 또한 게이트전극과 소오스/드레인전극으로 이루어진 일반적인 MOSFET구조에서 소오스전극에는 콘택패드를 형성하고, 드레인전극에는 콘택플러그를 형성하는 제조과정을 설명하였다.
제1도는 본 발명의 제1실시예에 따라 콘택패드와 콘택플러그를 갖는 반도체 기억장치에 대한 평면도로서, 드레인 전극에 비트선이 접속되고, 소오스전극에 캐패시터가 접속되는 DRAM CELL구조를 제작하기 위해 액티브 마스크(A), 게이트전극 마스크(B), 소오스/드레인전극 콘택 마스크(C), 콘택패드 마스크(D), 콘택패드 마스크(D')비트선 콘택 마스크(E), 비트선 마스크(F), 전하보존전극 콘택 마스크(G)를 배열한 레이아웃도이다.
제2A도 내지 제2I도는 본 발명의 제1실시예에 따라 콘택패드와 콘택플러그를 갖는 반도체 기억장치에 대한 제조과정을 도시하되, 제1도의 절단선 X-X'의 단면도이고, 제2F'도, 제2G도내지 제2I도는 제1도의 절단선 Y-Y'의 단면도이다.
제2A도는 반도체기판(1) 일정부분에 소자분리 절연막(2)을 형성하고, 게이트전극(4)과 소오스, 드레인전극(6,6')를 형성하되, 게이트전극(4) 상부에 층간절연 목적의 제1차 절연막(5)이 형성되고, 게이트전극(4) 측벽에도 층간절연 목적의 절연막 스페이서(7)가 형성되나, 소오스, 드레인 전극(6,6')상부에는 절연막이 없거나 또는 게이트전극(4)의 상부 및 측벽에 형성된 절연막 두께에서 상기 소오스, 드레인전극(6,6') 상부의 절연막 두께를 제거하더라도 충분히 층간절연 목적의 절연막 두께가 되도록 하는 상태의 단면도이다.
제2B도는 노출된 기판(1)상에 얇은 절연막(8)을 형성하고, 층간절연막에 대한 식각장벽물질층(9)을 형성하고, 평탄화된 층간절연막(10)을 형성하고, 소오스/드레인전극 콘택 마스크(제1도의 C)의 감광막(11)패턴을 형성한 단면도로서, 상기 감광막(11)패턴은 게이트전극(4) 상부의 일정부분까지 겹쳐 있을 수 있다.
제2C도는 상기 감광막(11)패턴을 마스크로 하여 상기 평탄화된 층간절연막(10)을 식각하되, 하부의 식각장벽물질층(9)을 식각정지점으로 하고, 계속하여 상기 식각장벽물질층(9)과 얇은 절연막(8)을 식각하여 소오스(6), 드레인전극(6')전극이 노출된 콘택홀을 형성하고, 전도물질층(12)을 충분히 두껍게 형성하여 소오스/드레인전극(6,6')이 노출된 콘택홀이 매립되도록 하고, 상기 드레인전극(6')에 형성된 콘택홀 상부에 콘택 패드 마스크(제1도의 D)용 감광막(13) 패턴을 형성한 상태의 단면도로서, 상기 평탄화된 전도물질(12)을 형성할때 상기 소오스/드레인전극(6,6')에 형성된 콘택이 매립되도록 전도물질층(12)을 충분히 두껍게 형성하고 일정두께 에치백하여 평탄한 표면에서의 전도물질층(12)의 두께를 최소화할 수도 있으며, 상기 평탄화된 전도물질층(12)으로 폴리실리콘 또는 아몰포스 실리콘을 사용할 수 있다.
제2D도는 상기 감광막(13)패턴을 마스크로 하여 상기 평탄화된 전도물질층(12)을 일정두께 식각하되, 평탄한 표면에서의 전도물질층(12)을 완전히 제거하고, 소오스(6)에 형성된 콘택 내부의 전도물질층(12)은 일정두께 남도록 하여, 상기 드레인전극(6')에 형성된 콘택홀에는 콘택패드(12')를 형성하고, 상기 소오스전극(6)에 형성된 콘택홀에는 콘택플러그(12")를 형성한 상태의 단면도이다.
제2D'도는 제1도의 콘택패드 마스크(D')를 적용할 경우 상기 감광막(13)이 상기 드레인전극(6')에 형성된 콘택홀을 완전히 덮지 않은 부분을 도시한 단면도이다.
제2E도는 제2D도의 공정후, 전체적으로 일정두께의 제2차 절연막(14)을 형성하고, 비트선 콘택마스크(E)를 이용한 식각공정으로 상기 드레인전극(6')상에 형성된 콘택패드(12')가 노출되게 하고, 비트선용 전도물질층(15)과 제3차 절연막(16)을 형성하고, 비트선마스크(제1도의 F)용 감광막(17)패턴을 형성한 단면도이다.
제2F도는 상기 감광막(17) 패턴을 마스크로 이용하여 상기 제3차 절연막(16)과 비트선용 전도물질층(15)을 식각하여 제3차 절연막패턴(16')과 비트선(15')을 형성한 상태의 단면도이다.
제2F'도는 제2F도와 동일한 공정단계를 실시하여 제1도에서 절단선 Y-Y'를 따라 도시한 단면도로서 각각의 비트선(15')이 형성되는 위치를 나타낸다.
제2G도는 제2F'도에 이어 상기 비트선(15')과 제3차 절연막패턴(16')측벽에 제2차 절연막 스페이서(18)을 형성한 상태의 단면도이다.
제2H도는 제2G도 공정후, 층간절연막에 대한 제2차 식각장벽물질층(19)을 형성하고, 평탄화된 제2차 층간절연막(20)을 형성하고, 소오스전극(6)상부가 노출되는 전하보존극 콘택마스크(제1도의 G)용 감광막(21)패턴을 형성한 상태의 단면도로서, 상기 감광막(21)은 비트선(15')상부의 일정부분까지 겹쳐 있을 수 있다.
제2I도는 상기 감광막(21)을 마스크로 하여 상기 평탄화된 제2차 층간절연막(20)을 식각하되, 하부의 제2차 식각장벽물질층(19)을 식각정지점으로 하고, 계속하여 상기 제2차 식각장벽물질층(19)을 식각하여 상기 소오스(6)상에 형성된 콘택플러그(12")상에 콘택을 형성하고, 전하보존 전극용 전도물질층(30)을 형성한 상태의 단면도이다.
상기와 같이 소오스, 드레인전극에 콘택플러그와 콘택패드를 자기정렬형 콘택을 이용하여 동시에 형성하고, 상기 콘택패드와 콘택플러그에 각각 비트선과 전하보전 전극을 접속시킴으로써, 반도체 장치의 셀면적을 줄일 수 있다.
제3도는 본 발명의 제2실시예에 따라 콘택패드와 콘택플러그를 갖는 MOSFET구조를 제조하기 위해 액티브 마스크(A), 게이트전극 마스크(B), 소오스/드레인전극 콘택 마스크(C),콘택패드 마스크(D), 드레인전극 콘택 마스크(E'), 드레인전극 배선 마스크(F'), 소오스전극 콘택마스크(G')를 배열한것을 도시한 레이아웃도이다.
제4A도부터 제4F까지는 본 발명의 제2실시예에 따라 게이트전극과 소오스/드레인전극으로 이루어진 MOSFET구조에서 소오스전극에는 콘택패드를 형성하고, 드레인전극에는 콘택플러그를 형성하는 제조과정을 제3도의 절단선 X-X'의 단면도이다.
제4A도는 반도체 기판(1)일정부분에 소자분리 절연막(2)을 형성하고, 게이트전극(4)과 소오스, 드레인전극(6,6')를 형성하되, 게이트전극(4)상부에 층간절연 목적의 제1차 절연막(5)이 형성되고, 게이트전극(4) 측벽에도 층간절연 목적의 절연막 스페이서(7)가 형성되나, 소오스, 드레인전극(6,6') 상부에는 절연막이 없거나 또는 게이트전극(4)의 상부 및 측벽에 형성된 절연막 두께에서 상기 소오스, 드레인전극(6,6')상부의 절연막 두께를 제거하더라도 충분히 층간절연 목적의 절연막 두께가 되도록 하는 상태의 단면도이다.
제4B도는 얇은 절연막(8)을 형성하고, 층간절연막에 대한 식각장벽물질층(9)을 형성하고, 평탄화된 층간절연막(10)을 형성하고, 소오스/드레인전극 콘택마스크(제3도의 C)용 감광막(11)패턴을 형성한 단면도로서, 상기 평탄화된 층간절연막(10)으로 BPSG를 사용하고, 상기 식각장벽물질층(9)으로 질화막을 사용할 수 있으며, 상기 감광막(11)을 게이트전극(4)상부의 일정부분까지 겹쳐있을 수 있다.
제4C도는 상기 감광막(11)을 마스크로 하여 상기 평탄화된 층간절연막(10)을 식각하되, 하부의 식각장벽물질층(9)과 얇은 절연막(8)을 식각하여 소오스(6), 드레인전극(6')전극상에 콘택홀을 형성하고, 전도물질층(12)을 충분히 두껍게 형성하여 소오스/드레인전극(6,6')에 형성된 콘택홀을 매립되도록 하고, 콘택패드 마스크(제3도의 D)용 감광막(13)패턴을 형성하여 상기 소오스전극(6)에 형성된 콘택홀 상부에만 남도록 한 상태의 단면도로서, 상기 평탄화된 전도물질층(12)을 형성할때 상기 소오스/드레인전극(6,6')에 형성된 콘택홀이 매립되도록 전도물질층(12)을 충분히 두껍게 형성하고 일정두께 에치백하여 평탄한 표면에서의 전도물질층(12)의 두께를 최소할 수도 있다.
제4D도는 상기 감광막(13)을 마스크로 하여 상기 평탄화된 전도물질층(12)을 일정두께 식각하되, 평탄한 표면에서의 전도물질층(12)은 완전히 제거되고, 드레인(6')에 형성된 콘택홀내부의 전도물질층(12)은 일정두께 남도록 하여, 상기 소오스전극(6)에 형성된 콘택홀에는 콘택패드(12')가 형성되고, 상기 드레인전극(6')에 형성된 콘택에는 콘택 플러그(12")를 형성한 상태의 단면도이다.
제4E도는 전체적으로 일정두께의 제2차 절연막(14)을 형성하고, 상기 드레인 전극 콘택마스크(E')를 이용한 식각공정으로 상기 드레인전극(6')상에 형성된 콘택플러그(12")를 노출시키고, 전극배선(50)을 형성한 상태의 단면도이다.
제4F도는 상기 공정후, 전체적으로 제3차 절연막(60)을 형성하고, 상기 소오스전극 콘택마스크(G')를 이용하여 식각공정으로 소오스전극(6)상에 형성된 콘택패드(12')를 노출시키고, 전극배선(70)을 형성한 상태의 단면도이다.
상기와 같이 소오스, 드레인 전극에 콘택패드와 콘택플러그를 자기정렬형 콘택을 이용하여 동시에 형성하고, 상기 콘택패드와 콘택플러그에 각각 소오스전극배선과 드레인전극배선을 접속시킴으로써 반도체장치의 면적을 줄일 수 있다.

Claims (10)

  1. 제1차 전도선, 층간절연막, 제2차 전도선, 층간절연막, 제3차 전도선, 층간절연막, 제4차 전도선, 층간절연막 및 제5차 전도선이 형성되되, 상기 제3차 전도선과 제5차 전도선이 각각 상기 제1차 전도선에 접속되면서 상기 제2차 전도선과는 절연되는 고집적 반도체 소자의 접속장치에 있어서, 상기 제1차 전도선의 서로 다른 부분에 각각 콘택플러그와 콘택패드가 형성되고, 상기 제1차 전도선상의 콘택플러그에 제3차 전도선이 접속되어 상기 제3차 전도선이 상기 콘택플러그를 통해 전기적으로 제1차 전도선에 접속되고, 상기 제1차 전도선 상의 콘택패드에 제5차 전도선이 접속되어 상기 제5차 전도선이 상기 콘택패드를 통해 전기적으로 제1차 전도선에 접속되는 반도체 장치.
  2. 제1차 전도선, 층간절연막, 제2차 전도선, 층간절연막, 제3차 전도선, 층간절연막, 제4차 전도선, 층간절연막 및 제5차 전도선이 형성되되, 상기 제3차 전도선과 제5차 전도선이 각각 상기 제1차 전도선에 접속되면서 상기 제2차 전도선과는 절연되는 고집적 반도체 소자의 접속장치에 있어서, 상기 제1차 전도선이 서로 다른 부분에 각각 콘택플러그와 콘택패드가 형성되고, 상기 제1차 전도선 상의 콘택패드에 제3차 전도선이 접속되어 상기 제3차 전도선이 상기 콘택패드를 통해 전기적으로 제1차 전도선에 접속되고, 상기 제1차 전도선 상의 콘택플러그에 제5차 전도선이 접속되어 상기 제5차 전도선이 상기 콘택플러그를 통해 전기적으로 제1차 전도선에 접속되는 반도체 장치.
  3. 제1차 전도선, 층간절연막, 제2차 전도선, 층간절연막, 제3차 전도선, 층간절연막, 제4차 전도선이 형성되되, 상기 제3차 전도선과 제4차 전도선이 각각 상기 제1차 전도선에 접속되면서 상기 제2차 전도선과는 절연되는 고집적 반도체 소자의 접속장치에 있어서, 상기 제1차 전도선의 서로 다른 부분에 각각 콘택플러그와 콘택패드가 형성되고, 상기 제1차 전도선 상의 콘택플러그에 제3차 전도선이 접속되어 상기 제3차 전도선이 상기 콘택플러그를 통해 전기적으로 제1차 전도선에 접속되고, 상기 제1차 전도선 상의 콘택패드에 제4차 전도선이 접속되어 상기 제4차 전도선이 상기 콘택패드를 통해 전기적으로 제1차 전도선에 접속되는 반도체 장치.
  4. 일련의 제1차 전도선, 층간절연막, 일련의 제2차 전도선, 층간절연막, 일련의 제3차 전도선, 층간절연막, 일련의 제4차 전도선이 형성되되, 상기 제3차 전도선과 제4차 전도선이 각각 상기 제1차 전도선에 접속되면서 상기 제2차 전도선과는 절연되는 고집적 반도체 소자의 접속장치에 있어서, 상기 제1차 전도선이 서로 다른 부분에 각각 콘택플러그와 콘택패드가 형성되고, 상기 제1차 전도선 상의 콘택패드에 제3차 전도선이 접속되어 상기 제3차 전도선이 상기 콘택패드를 통해 전기적으로 제1차 전도선에 접속되고, 상기 제1차 전도선 상의 콘택플러그에 제4차 전도선이 접속되어 상기 제4차 전도선이 상기 콘택플러그를 통해 전기적으로 제1차 전도선에 접속되는 반도체 장치.
  5. 드레인전극에 비트선이 접속되고, 소오스전극에 캐패시터가 접속되는 반도체 기억장치 제조방법에 있어서 반도체기판(1) 일정부분에 소자분리 절연막(2)을 형성하고, 게이트전극(4)과 소오스, 드레인전극(6,6')를 형성하되, 게이트전극(4) 상부에 층간절연 목적의 제1차 절연막(5)이 형성되고, 게이트전극(4) 측벽에도 층간절연 목적의 절연막 스페이서(7)가 형성되도록 하는 단계와, 층간절연막에 대한 식각장벽물질층(9)을 형성하고, 평탄화된 층간절연막(10)을 형성하고, 소오스/드레인전극(6,6') 상부가 노출되도록 하는 콘택홀을 형성하는 단계와, 소오스/드레인전극(6,6')에 형성된 콘택홀이 매립되도록 전도물질층(12)을 충분히 두껍게 형성하는 단계와, 비트라인 콘택패드 마스크를 이용하여 상기 전도물질층(12)을 일정두께 식각하여 상기 드레인전극(6')상의 콘택홀에는 콘택패드(12')가 형성되고, 상기 소오스전극(6)상의 콘택홀에 콘택플러그(12")를 형성하는 단계와, 전체적으로 일정두께의 제2차 절연막(14)을 형성하고, 비트선 콘택마스크를 이용한 식각공정으로 상기 콘택패드(12')를 노출시키는 단계와, 비트선용 전도물질(15)과 제3차 절연막(16)을 형성하고, 비트선마스크(제1도의 F)를 이용한 식각공정으로 예정된 영역의 제3차 절연막(16)과 비트선용 전도물질(15)을 식각하여 제3차 절연막 패턴(16')및 비트선(15')을 형성하는 단계와, 상기 비트선(15')과 제3차 절연막 패턴(16')측벽에 제2차 절연막 스페이서(18)을 형성하는 공정단계.
    층간절연막에 대한 제2차 식각장벽물질층(19)을 형성하고, 제2차 평탄화된 층간절연막(20)을 형성하고, 전하보존전극 콘택마스크(제1도의 G)를 이용한 식각공정으로 상기 콘택플러그(12")를 노출시키는 단계와, 전하보존전극용 전도물질층(30)을 형성하는 공정을 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서, 상기 소오스/드레인전극(6,6')상에 형성된 콘택홀에 매립하는 전도물질층(12)은 폴리실리콘층 또는 아몰포스실리콘층을 사용하는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제5항에 있어서, 상기 전도물질층(12)을 두껍게 형성한후 일정두께 에치백하여 층간절연막(10)상부면에서 얇은 두께로 형성하는 것을 포함하는 반도체 장치제조방법.
  8. 일반적인 MOSFET구조에서 소오스, 드레인전극에는 도전층을 콘택시키는 반도체 장치 제조방법에 있어서, 반도체기판(1) 일정부분에 소자분리 절연막(2)을 형성하고, 게이트전극(4)과 소오스, 드레인전극(6,6')를 형성하되, 게이트전극(4) 상부에 층간절연 목적의 제1차 절연막(5)이 형성되고, 게이트전극(4) 측벽에도 층간절연 목적의 절연막 스페이서(7)가 형성되도록 하는 단계와, 층간절연막에 대한 식각장벽물질층(9)을 형성하고, 평탄화된 층간절연막(10)을 형성하고, 소오스/드레인전극(6,6') 상부가 노출되도록 하는 콘택홀을 형성하는 단계와, 소오스/드레인전극(6,6')에 형성된 콘택홀이 매립되도록 전도물질층(12)을 충분히 두껍게 형성하는 단계와, 콘택패드 마스크를 이용한 상기 전도물질층(12)을 일정두께 식각하여 상기 소오스전극(6)상의 콘택홀에는 콘택패드(12')를 형성하고, 상기 드레인전극(6')상의 콘택홀에는 콘택플러그(12")를 형성하는 단계와, 전체적으로 일정두께의 제2차 절연막(14)을 형성하고, 콘택마스크(E')를 이용한 식각공정으로 상기 콘택플러그(12")를 노출시키고, 전극배선(50)을 형성하는 단계와, 전체적으로 제3차 절연막(60)을 형성하고, 상기 콘택마스크(G')를 이용한 식각공정으로 콘택패드(12')를 노출시키고, 전극배선(70)을 상기 콘택패드(12')에 콘택시키는 단계를 포함하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 소오스/드레인전극(6,6')상에 형성된 콘택홀에 매립하는 전도물질층(12)은 폴리실리콘층 또는 아몰포스실리콘층을 사용하는 것을 특징으로 하는 도체장치의 제조방법.
  10. 제8항에 있어서, 상기 전도물질층(12)을 두껍게 형성한 후 일정두께 에치백하여 층간절연막(10)상부면에서 얇은 두께로 전도물질층(12)가 남도록 하는 것을 포함하는 반도체 장치 제조방법.
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