KR20030020554A - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 셀 영역 및 코어 영역이 한정된 반도체 기판 상부의 소정 부분에 게이트 전극 및 그 양측에 접합 영역을 형성하고, 그 상부에 제 1 층간 절연막을 형성한다. 이어서, 상기 셀 영역의 접합 영역 및 코어 영역의 접합 영역이 노출되도록 상기 제 1 층간 절연막을 식각하여, 자기 정렬 콘택 패드 영역 및 국부 배선용 콘택홀을 한정한다. 그후, 자기 정렬 콘택 패드 영역 및 국부 배선용 콘택홀내에 제 1 도전층을 매립하여, 자기 정렬 콘택 패드 및 국부 배선용 제 1 플러그를 형성하고, 상기 자기 정렬 콘택 패드 및 국부 배선용 제 1 플러그가 형성된 제 1 층간 절연막 상부에 제 2 층간 절연막을 증착한다. 이어서, 선택된 자기 정렬 콘택 패드와, 코어 영역의 게이트 전극 및 상기 국부 배선용 제 1 플러그의 소정 부분이 노출되도록 제 2 층간 절연막을 식각하여, 비트 라인 콘택홀, 게이트 콘택홀 및 국부 배선용 비아홀을 형성한다. 다음으로, 상기 비트 라인 콘택홀, 게이트 콘택홀 및 국부 배선용 비아홀 내부에 제 2 도전층을 매립시켜, 비트라인 콘택 플러그, 게이트 콘택 플러그 및 국부 배선용 제 2 플러그를 형성한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 메모리 소자의 접합 영역(또는 게이트 전극)과 비트 라인(또는 국부 배선)과의 콘택 형성방법에 관한 것이다.
일반적으로, 메모리 소자에 있어서 비트 라인은 디램 소자에 신호를 전달하는 도전 라인이다. 이러한 비트 라인은 메모리 소자의 셀 영역(cell area)에서는 비트 라인의 역할을 하고, 코어 영역(core area)에서는 국부 배선의 역할을 한다.
비트 라인과 국부 배선은 동일한 스텝으로 형성되고, 비트 라인은 메모리 소자의 드레인 영역과 콘택되는 자기 정렬 콘택 패드와 연결되는 한편, 국부 배선은 코어 영역에 형성되는 선택된 접합 영역 또는 코어 영역의 게이트 전극과 직접 콘택된다.
여기서, 종래의 메모리 소자에 있어서 접합 영역(또는 게이트 전극)과 비트 라인(또는 국부 배선)의 콘택 형성 방법을 도 1a 내지 도 1c를 참조하여 설명하도록 한다.
먼저, 도 1a를 참조하여, 셀 영역 및 코어 영역이 한정된 반도체 기판(10) 에 소자 분리막(12)을 형성하여, 액티브 영역을 한정한다. 다음, 반도체 기판(10)의 적소에 게이트 전극(14)을 공지의 방식으로 형성한다. 여기서, 본 도면에서의 게이트 전극(14)은 게이트 절연막(14a), 도전층(14b), 하드 마스크막(14c) 및 측벽 스페이서(14d)를 포함하는 적층 구조물을 나타낸다. 다음, 게이트 전극(14) 양측의 액티브 영역에 접합 영역(15)을 형성한다. 이어서, 코어 영역의 소자 분리막(12) 상부에 에치 스톱퍼(16)를 형성하고, 코어 영역의 접합 영역(15) 상부에는 실리사이드막(18)을 형성한다. 반도체 기판(10) 결과물 상부에 제 1 층간 절연막(20)을 형성한다음, 셀 영역의 게이트 전극 사이의 공간이 노출되도록 제 1 층간 절연막(20)을 식각하여, 자기 정렬 콘택 영역을 한정한다. 자기 정렬 콘택 영역에도핑된 폴리실리콘막을 매립하여, 자기 정렬 콘택 패드(22a,22b,22c)를 형성한다. 여기서, 자기 정렬 콘택 패드(22a)는 이후 비트 라인(도시되지 않음)과 콘택되는 DC 패드이고, 자기 정렬 콘택 패드(22b)는 이후 캐패시터와 콘택되는 BC(buried contact) 패드이다.
도 1b에 도시된 바와 같이, 자기 정렬 콘택 패드(22a,22b,22c)가 형성된 제 1 층간 절연막(20) 상부에 제 2 층간 절연막(24)을 형성한다. 이어서, 셀 영역에서는 자기 정렬 콘택 패드중 DC 패드(22a)가 노출되도록 제 2 층간 절연막(24)을 식각하여 비트 라인 콘택홀(25a)을 형성하고, 코어 영역에서는 접합 영역(15) 상부의 실리사이드막(18)이 노출되도록 제 2 및 제 1 층간 절연막(24)을 식각하여 국부 배선용 콘택홀(25b)을 형성한다. 그후, 콘택홀(25a,25b)들 내부에 텅스텐(W)을 매립시켜, 콘택 플러그(26,28)를 형성한다.
그후, 도 1c에 도시된 바와 같이, 코어 영역의 게이트 전극(14)에 신호를 전달하기 위하여, 게이트 전극(14)의 도전층(14b)이 노출되도록 제 2 층간 절연막(24), 제 1 층간 절연막(20) 및 하드 마스크막(14c)을 식각하여, 게이트 콘택홀(29)을 형성한다. 다음, 제 3 콘택홀(29)내에 텅스텐을 매립하여 콘택 플러그(30)를 형성한다.
그러나, 종래의 반도체 메모리 소자는 디자인 룰이 감소함에 따라, 코어 영역의 접합 영역(15)과 국부 배선(도시되지 않음)을 연결시키기 위한 콘택 및 코어 영역의 게이트 전극과 국부 배선을 연결시키기 콘택이 각각 다른 포토리소그라피 공정으로 진행된다. 그러므로, 셀 영역과 코어 영역에 있어서, 접합 영역(또는 게이트 전극)과 비트 라인(코어 영역인 경우 국부 배선)과 전기적으로 연결시키기 위하여 적어도 3번의 포토리소그라피 공정이 진행되어야 한다. 알려진 바와 같이, 포토리소그라피 공정은 도포, 노광, 현상 및 식각의 일련의 단위 공정으로 이루어지므로, 한번의 포토리소그라피 공정을 진행하는데, 제조 비용 및 제조 공기가 상승하게 된다.
또한, 국부 배선용 콘택홀(25b)은 각각 일정 두께를 갖는 제 1 및 제 2 층간 절연막(20,24)을 관통하여 형성되므로, 그의 어스펙트비(aspect ratio) 역시 매우 높다. 그러므로, 후속의 도전층 즉, 폴리실리콘막 매립시, 매립이 용이하지 않다.
따라서, 본 발명의 이루고자 하는 기술적 과제는 포토리소그라피 공정을 감소할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 이루고자 하는 다른 기술적 과제는 국부 배선용 콘택홀의 매립을 용이하게 할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1c는 일반적인 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 - 반도체 기판 105 - 게이트 전극
115a,115b - 자기 정렬 콘택 패드 115c - 국부 배선용 제 1 플러그
130a - 비트 라인 콘택 플러그 130b - 게이트 플러그
130c - 국부 배선용 제 2 플러그
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 셀 영역 및 코어 영역이 한정된 반도체 기판 상부의 소정 부분에 게이트 전극 및 그 양측에 접합 영역을 형성한다. 다음, 상기 반도체 기판 결과물 상부에 제 1 층간 절연막을 형성한다. 이어서, 상기 셀 영역의 접합 영역 및 코어 영역의 접합 영역이 노출되도록 상기 제 1 층간 절연막을 식각하여, 자기 정렬 콘택 패드 영역 및 국부 배선용 콘택홀을 한정한다. 그후, 자기 정렬 콘택 패드 영역 및 국부 배선용 콘택홀내에 제 1 도전층을 매립하여, 자기 정렬 콘택 패드 및 국부 배선용 제 1 플러그를 형성하고, 상기 자기 정렬 콘택 패드 및 국부 배선용 제 1 플러그가 형성된 제 1 층간 절연막 상부에 제 2 층간 절연막을 증착한다. 이어서, 선택된 자기 정렬 콘택 패드와, 코어 영역의 게이트 전극 및 상기 국부 배선용 제 1 플러그의 소정 부분이 노출되도록 제 2 층간 절연막을 식각하여, 비트 라인 콘택홀, 게이트 콘택홀 및 국부 배선용 비아홀을 형성한다. 다음으로, 상기 비트 라인 콘택홀, 게이트 콘택홀 및 국부 배선용 비아홀 내부에 제 2 도전층을 매립시켜, 비트라인 콘택 플러그, 게이트 콘택 플러그 및 국부 배선용 제 2 플러그를 형성한다.
여기서, 상기 반도체 기판 상부에 게이트 전극 및 접합 영역을 형성하는 단계와, 상기 제 1 층간 절연막을 형성하는 단계 사이에, 상기 코어 영역의 필드 산화막 상부에 에치 스톱퍼를 형성하고, 상기 코어 영역의 접합 영역 상부에 실리사이드막을 형성할 수 있다.
또한, 제 1 및 제 2 도전층은 동일한 금속막일 수 있으며, 예를들어, 텅스텐 금속막이 이용될 수 있다.
본 발명에 의하면, 먼저, 제 1 층간 절연막내에 자기 정렬 콘택 영역을 한정함과 동시에 국부 배선용 콘택홀을 형성한다음, 각각의 홀내에 도전층을 매립한다. 이어서, 제 2 층간 절연막을 형성한다음, 제 2 층간 절연막내에 비트 라인용 콘택홀과, 코어 영역의 게이트 전극과 콘택되는 게이트 콘택홀 및 국부 배선용 비어홀을 형성하고, 각각의 홀에 도전층을 매립한다. 이에따라, 2번의 포토리소그라피 공정에 의하여 접합 영역(또는 게이트 전극)과 비트 라인(또는 국부 배선)과 연결할 수 있다. 따라서, 종래에 비하여 한번의 포토리소그라피 공정을 줄일 수 있어, 제조 비용은 물론 제조 공기를 감축할 수 있다.
또한, 국부 배선 및 코어 영역의 접합 영역과 콘택되는 플러그는 제 1 층간 절연막 내부에 형성되는 제 1 플러그와, 제 2 층간 절연막 내부에 형성되는 제 2 플러그로 분리되어 형성된다. 그러므로, 제 1 플러그 및 제 2 플러그를 형성하기 위한 도전층 매립시, 각각 어스펙트비가 감소되어, 콘택홀(또는 비아홀)의 매립이 용이하다.
(실시예)
이하 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 2a 내지 도 2c는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 셀 영역 및 코어 영역이 한정된 메모리 소자용 반도체 기판(100)이 준비된다. 이러한 반도체 기판(100)은 디램(DRAM) 제작용 반도체 기판일 수 있고, 또는 MDL(Merged DRAM and Logic) 제작용 반도체 기판일 수 있다. 반도체 기판(100)의 소정 부분에 공지의 방식으로 소자 분리막(102)을 형성하여, 액티브 영역을 한정한다. 본 실시예에서 소자 분리막(102)은 STI(shallow trench isolation) 방식으로 형성할 수 있다. 다음, 반도체 기판(100)의 적소에 게이트 전극(105) 즉, 워드 라인을 형성한다. 여기서, 게이트 전극(105)은 다음과 같이 형성할 수 있다. 먼저, 반도체 기판(100) 상부에 게이트 절연막(105a)과, 게이트 전극용 도전층(105b)과, 하드 마스크막(105c)을 순차적으로 증착한다음, 하드 마스크막(105c), 게이트 전극용 도전층(105b)을 패터닝한다. 이어서, 패터닝된 게이트 전극용 도전층(105b) 및 하드 마스크막(105c) 양측벽에 절연막 스페이서(105d)를 형성하여 게이트 전극(105)을 형성한다. 여기서, 코어 영역에 형성되는 게이트 전극(105)은 셀 영역에 형성되는 게이트 전극의 선폭 보다 큰 선폭을 갖음이 바람직하다.
이어서, 게이트 전극(105) 양측의 액티브 영역에 접합 영역(106)을 형성한다. 그리고 나서, 코어 영역의 전면 바람직하게는, 소자 분리막(102) 상부에 에치스톱퍼(107)를 형성한다. 여기서, 에치 스톱퍼(107)는 이후 형성될 층간 절연막과 식각 선택비가 우수한 막이 이용됨이 바람직하고, 예를들어 층간 절연막이 실리콘 산화막으로 사용될 경우, 실리콘 산화막과 식각 선택비가 우수한 실리콘 질화막이 이용될 수 있다. 이러한 에치 스톱퍼(107)는 코어 영역의 접합 영역(106)과 국부 배선과의 콘택시, 소자 분리막 및 접합 영역(106)의 손상을 최소화하기 위하여 형성된다. 그후, 코어 영역의 접합 영역(도시되지 않음)의 소정 부분, 예를 들어 이후 국부 배선과 콘택되어질 예정 부분이 노출되도록 에치 스톱퍼(107)의 소정 부분을 식각한다. 그 다음, 노출된 접합 영역 상부에 공지의 선택적 증착 방식에 의하여 실리사이드막(108)을 형성한다. 이때, 실리사이드막(108)은 코어 영역의 접합 영역(106)에만 형성된다. 이는 실리사이드막(108)이 일반적으로 콘택 저항을 낮추는 장점이 있지만, 셀 영역에서는 리프레쉬(refresh) 특성을 저하시킬 수 있기 때문에, 현재 코어 영역에만 형성하고 있다.
그후, 반도체 기판(100) 결과물 상부에 제 1 층간 절연막(110)을 증착한다. 이때, 제 1 층간 절연막(110)은 게이트 전극(105) 사이의 공간이 충분히 매립될 수 있을 정도의 두께로 증착되고, 예를들어, HDP(high density plamsma) 산화막으로 형성될 수 있다. 그후, 셀 영역에서는 게이트 전극 사이의 접합 영역(106)이 노출되면서, 코어 영역에서는 실리사이드막(108)이 노출되도록 제 1 층간 절연막(110)을 식각하여, 자기 정렬 콘택 영역(112a,112b) 및 국부 배선용 콘택홀(112c)이 한정된다.
다음, 도 2b에 도시된 바와 같이, 반도체 기판(100)의 결과물 상부에 자기정렬 콘택 영역(112a,112b) 및 국부 배선용 콘택홀(112c)이 충분히 매립되도록 도전층, 예를들어 텅스텐 금속막을 소정 두께만큼 증착한다. 그후, 제 1 층간 절연막(110)이 노출되도록 화학적 기계적 연마 또는 에치백하여, 자기 정렬 콘택 패드(115a,115b) 및 국부 배선용 제 1 플러그(115c)를 형성한다. 여기서, 자기 정렬 콘택 패드(115a)는 이후 비트 라인과 콘택되는 DC 패드이고, 자기 정렬 콘택 패드(115b)는 이후 캐패시터와 콘택되는 BC 패드이다.
다음으로, 도 2c에 도시된 바와 같이, 제 1 층간 절연막(110), 자기 정렬 콘택 패드(115a,115b) 및 국부 배선용 플러그(115c) 상부에 제 2 층간 절연막(118)을 증착한다. 그 다음, 자기 정렬 콘택 패드(115a,115b) 중 DC 패드(115a)와, 코어 영역의 게이트 전극용 도전층(105b) 및 국부 배선용 제 1 플러그(115c)가 노출되도록, 제 2 층간 절연막(118) 혹은 제 2 층간 절연막(118), 제 1 층간 절연막(110) 및 하드 마스크막(105c)을 식각하여, 비트 라인 콘택홀(120a), 게이트 콘택홀(120b) 및 국부 배선용 비아홀(120c)을 형성한다.
그후, 비트 라인 콘택홀(120a), 게이트 콘택홀(120b) 및 국부 배선용 비아홀(120c)이 충분히 매립되도록 제 2 층간 절연막(118) 상부에 도전층, 예를들어 텅스텐 금속막을 증착한다. 이어서, 도전층을 제 2 층간 절연막(118) 표면이 노출되도록 화학적 기계적 연마 또는 에치백하여, 비트라인 콘택 플러그(130a), 게이트 콘택 플러그(130b) 및 국부 배선용 제 2 플러그(130c)를 형성한다.
이상에서 자세하게 설명한 바와 같이, 본 발명에 의하면, 먼저, 제 1 층간절연막내에 자기 정렬 콘택 영역을 한정함과 동시에 국부 배선용 콘택홀을 형성한다음, 각각의 홀내에 도전층을 매립한다. 이어서, 제 2 층간 절연막을 형성한다음, 제 2 층간 절연막내에 비트 라인용 콘택홀과, 코어 영역의 게이트 전극과 콘택되는 게이트 콘택홀 및 국부 배선용 비어홀을 형성하고, 각각의 홀에 도전층을 매립한다. 이에따라, 2번의 포토리소그라피 공정에 의하여 접합 영역(또는 게이트 전극)과 비트 라인(또는 국부 배선)과 연결할 수 있다. 따라서, 종래에 비하여 한번의 포토리소그라피 공정을 줄일 수 있어, 제조 비용은 물론 제조 공기를 감축할 수 있다.
또한, 국부 배선 및 코어 영역의 접합 영역과 콘택되는 플러그는 제 1 층간 절연막 내부에 형성되는 제 1 플러그와, 제 2 층간 절연막 내부에 형성되는 제 2 플러그로 분리되어 형성된다. 그러므로, 제 1 플러그 및 제 2 플러그를 형성하기 위한 도전층 매립시, 각각 어스펙트비가 감소되어, 콘택홀(또는 비아홀)의 매립이 용이하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (4)
- 셀 영역 및 코어 영역이 한정된 반도체 기판 상부의 소정 부분에 게이트 전극 및 그 양측에 접합 영역을 형성하는 단계;상기 반도체 기판 결과물 상부에 제 1 층간 절연막을 형성하는 단계;상기 셀 영역의 접합 영역 및 코어 영역의 접합 영역이 노출되도록 상기 제 1 층간 절연막을 식각하여, 자기 정렬 콘택 패드 영역 및 국부 배선용 콘택홀을 한정하는 단계;상기 자기 정렬 콘택 패드 영역 및 국부 배선용 콘택홀내에 제 1 도전층을 매립하여, 자기 정렬 콘택 패드 및 국부 배선용 제 1 플러그를 형성하는 단계;상기 자기 정렬 콘택 패드 및 국부 배선용 제 1 플러그가 형성된 제 1 층간 절연막 상부에 제 2 층간 절연막을 증착하는 단계;상기 선택된 자기 정렬 콘택 패드와, 코어 영역의 게이트 전극 및 상기 국부 배선용 제 1 플러그의 소정 부분이 노출되도록 제 2 층간 절연막을 식각하여, 비트 라인 콘택홀, 게이트 콘택홀 및 국부 배선용 비아홀을 형성하는 단계; 및상기 비트 라인 콘택홀, 게이트 콘택홀 및 국부 배선용 비아홀 내부에 제 2 도전층을 매립시켜, 비트라인 콘택 플러그, 게이트 콘택 플러그 및 국부 배선용 제 2 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체 기판 상부에 게이트 전극 및 접합 영역을 형성하는 단계와, 상기 제 1 층간 절연막을 형성하는 단계 사이에,상기 코어 영역의 필드 산화막 상부에 에치 스톱퍼를 형성하는 단계; 및상기 코어 영역의 접합 영역 상부에 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 및 제 2 도전층은 동일한 금속막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 도전층은 텅스텐 금속막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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| KR (1) | KR20030020554A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707679B1 (ko) * | 2006-05-25 | 2007-04-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 샐리사이드 형성 방법 |
| KR101159900B1 (ko) * | 2009-04-22 | 2012-06-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| KR20210082276A (ko) * | 2019-01-18 | 2021-07-02 | 샌디스크 테크놀로지스 엘엘씨 | 소스 라인을 위한 접합 패드-기반 전력 공급 네트워크를 포함하는 3차원 메모리 디바이스 및 그 제조 방법 |
-
2001
- 2001-09-01 KR KR1020010053694A patent/KR20030020554A/ko not_active Application Discontinuation
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