KR950008244B1 - 반도체 접속장치 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 자기정렬방법에 따라 접속장치를 형성하는 제조과정을 나타내는 단면도.
제2도는 본 발명의 일 실시예에 따라 접속장치를 형성하는 제조과정을 나타내는 단면도.
제3도는 본 발명의 다른 실시예에 따라 접속장치를 형성하는 제조과정을 나타내는 단면도.
제4도는 본 발명의 또 다른 실시예에 따라 접속장치를 형성하는 제조과정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자분리 절연막
3 : 게이트 산화막 4 : 게이트 전극
5 : 층간 절연막 6 : 소오스/드레인 전극
7 : 절연막 스페이서 8 : 얇은 절연막
9 : 감광막(콘택 마스크) 10 : 전도물질
10' : 전도선 10˝ : 전도물질 잔유물
11 : 감광막(전도선 마스크) 12 : 평탄화된 절연막
19 : 감광막 20 : 콘택 패드
30 : 층간 절연막 40 : 제1전도선
100 : 제3전도선
본 발명은 고집적 반도체 소자의 접속장치 제조 방법에 관한 것으로, 특히 하부의 제1전도선에 상부의 제3전도선을 접속하면서 중간층의 제2전도선과는 절연시킬때, 제1전도선에 형성되는 콘택과 제2전도선과의 간격을 최소화함으로써 접속장치의 면적을 줄일 수 있는 반도체 접속장치 형성방법에 관한 것이다.
일반적으로 반도체, 장치를 제조하는데 있어서 일련의 제1전도선, 제1층간 절연막, 일련의 제2전도선, 그리고 제2층간 절연막이 순서대로 형성되고, 상기 제2층간 절연막 상부에 일련의 제2전도선을 형성하면서, 상기 제3전도선이 상기 제2전도선 사이를 지나 제1전도선과 연결되되, 상기 제2전도선과는 절연시키기 위하여, 상기의 제1전도선에 제3전도선 콘택을 형성할 때 상기의 제3전도선 콘택은 제2전도선과 일정거리이상의 간격을 유지해야 한다.
그러므로 접속장치 설계시 제3전도선 콘택 마스크와 제2전노선 마스크는 일정한 설계규칙에 따른다.
즉, 제3전도선을 제1전도선에 접속시키기 위한 제3전도선 콘택 마스크와 제2전도선 마스크를 설계하기 위해서 제3전도선 콘택은 제2전도선과 항상 일정거리 이상의 간격을 유지해야하므로 제3전도선 콘택과 제2전도선 마스크 사이는 마스크 제작시 발생되는 레지스트레이션(registration), CD(critcal dimension) 변화, 그리고 웨이퍼 사이에 패턴을 형성할때 발생되는 잘못된 얼라인먼트(misalignmet tolerance), 렌즈오차, 그리고 제3전도선 콘택과 제2전도선 사이의 절연막 두께를 고려하여야 하며 따라서 접속장치의 크기가 증가된다.
이와 같이 마스크 제작시 제3전도선 콘택 마스크와 제2전도선 마스크 사이가 항상 일정거리 이상의 간격을 유지하므로써 발생되는 접속장치부분의 면적 증가 문제를 해결하기 위하여 자기 정렬방식으로 콘택을 형성함으로써 제3전도선 콘택 마스크와 제2전도선 마스크사이의 간격을 고려하지 않아 접속장치부분의 면적을 감소시킬 수 있었다.
종래의 자기정렬방법에 따른 일예를 DRAM 셀(cell) 구조에서 비트선(제3전도선)을 소오스 전극(제1전도선)에 접속시키며서 게이트 전극(제2전도선)과는 절연시키는 제1도를 통하여 설명하면, 도면에는 1은 반도체 기판, 2는 소자분리 절연막, 3은 게이트 산화막, 4는 게이트 전극, 5는 층간 절연막, 6은 소오스/드레인 전극, 7은 절연막 스페이서, 8은 얇은 절연막, 9는 감광막(콘택 마스크), 10은 전도물질, 10'는 전도선, 10˝는 전도물질 잔유물, 11은 감광막(전도선 마스크)을 각각 나타낸다.
먼저, 제1도 (a)는 반도체 기판(1) 일정부분에 소자분리 절연막(2), 게이트 전극(4), 소오스/드레인 전극(6)을 형성하고, 상기 게이트 전극(4) 상부에 층간 절연막(5)을 형성하고, 상기 게이트 전극(4) 측벽에 층간절연목적의 절연막 스페이서(7)를 형성한 다음에 얇은 절연막(8)을 형성하고, 콘택 마스크(9)를 형성한 상태의 단면도로서, 상기 게이트 전극(4)과 층간절연막(5)에 의해 급격한 단차를 형성한 단면도이다.
제1도 (b)는 상기 콘택 마스크(9)를 이용하여 상기 얇은 절연막(8)을 식각하여 콘택홀을 형성하고, 전도물질(10)을 형성한 다음에 전도선 마스크(11)를 형성한 상태의 단면도이다.
제1도 (c)는 상기 전도선 마스크(11)를 이용하여 전도물질(10)을 식각하여 전도선(10')을 형성한 상태의 단면도로서, 이때 상기 게이트 전극(4)과 층간절연막(5)에 의해 형성된 급격한 단차 부위(40)에서 전도물질의 잔류물(10˝)이 남아 있는 것을 도시한 단면도이다.
그러나 상기 종래의 자기정렬방식의 콘택형성은 수직한 방향으로의 급격한 단차를 형성하므로써 제3전도선용 전도물질 식각시 급격한 단차의 하부에서 전도물질의 잔유물을 만기게 되는 문제점이 있었다.
따라서 상기 문제점을 해결하기 위하여 안출된 본 발명은 급격한 단체를 완화시켜 제3전도선용 전도물질의 식각을 자기정렬형 식각으로 용이하게 하여 반도체 소자의 집적도를 증가시켜 고집적화를 실현할 수 있는 반도체 접속장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 일정부분에 소자분리 절연막, 게이트 전극, 소오스/드레인 전극, 상기 게이트 전극 상부에 층간절연 목적의 층간 절연막, 상기 게이트 전극 측벽에 형성되는 절연막 스페이서를 형성하고 계속하여 얇은 절연막을 형성하는 제1단계, 상기 제1단계 후에 상기 소오스/드레인 전극 부분에 감광막을 형성하는 제2단계, 상기 제2단계 후에 절연막을 형성하고 상기 절연막을 에치백하여 상기 감광막의 상부면이 노출되도록 하는 제3단계, 및 상기 제3단계 후에 상기 감광막을 제거하고 얇은 절연막을 식각하여 상기 소오스/드레인 전극 상에 콘택홀을 형성하여 전도물질을 형성한 다음에 전도선 마스크를 형성하고 상기 전도선마스크를 이용하여 전도물질을 식각하여 전도선을 형성하는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명은, 제1전도선을 일정크기로 형성하고 상기 제1전도선 상에 얇은 절연막을 형성한 다음에 상기 제1전도선 상부 일정부분에 감광막을 형성하는 제1단계, 상기 제1단계 후에 전체구조 상부에 절연막을 평탄하게 형성하고 상기 절연막을 일정두께 에치백하여 상기 감광막의 상부면이 노출되도록 하는 제2단계, 상기 제2단계 후에 상기 제1전도선 상부에 형성된 감광막과 얇은 절연막을 차례로 식각하는 제3단계, 상기 제3단계 후에 상기 제1전도선상에 콘택홀을 형성하여 제3전도선을 형성하는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부 도면 제2도 내지 제4도를 참조하여 상기 종래의 방법과 같이 DRAM 셀 구조에서 비트선(제3전도선)을 소오스 전극(제1전도선)에 접속시키면서 게이트 전극(제2전도선)과는 절연시키는 방법을 통하여 본 발명을 설명하면, 도면에서 12는 평탄화된 절연막, 19는 감광막, 20은 콘택 패드, 30은 층간 절연막, 40은 제1전도선, 100은 제3전도선을 각각 나타낸다.
먼저, 본 발명에 따른 일 실시예를 제2도를 통하여 상세히 설명한다.
제2도 (a)는 반도체 기판(1) 일정부분에 소자분리 절연막(2), 게이트 전극(4), 소오스/드레인 전극(6), 게이트 전극(4) 상부에 층간절연 목적의 층간 절연막(5), 상기게이트 전극(4) 측벽에 형성되는 절연막 스페이서(7)를 형성하고 계속하여 얇은 절연막(8)을 형성한 다음에 감광막을 코팅하여 사진현상기술에 의해 일정부분을 노광하고, 현상함으로써 콘택이 형성될 부부의 소오스/드레인 전극(6) 부분에 감광막(19)을 형성한 상태의 단면도로서, 상기 감광막(19)은 게이트전극(4) 상부의 일정부분까지 걸쳐 있는 상태의 단면도이다.
제2도 (b)는 전체적으로 SOG(SPIN-ON-GLASS)막과 같은 절연막(12)을 평탄하게 형성하고, 일정두께를 에치백하여 상기 감광막(19)의 상부면이 노출되도록 한 상태의 단면도이다.
제2도 (c)는 상기 소오스/드레인 전극(6) 상부에 형성된 감광막(19)을 제거하고, 얇은 절연막(8)을 식각하여 상기 소오스/드레인 전극(6) 상에 콘택홀을 형성하고, 전도물질(10)을 형성한 다음에 전도선 마스크(11)를 형성한 상태의 단면도이다.
제2도(d)는 상기 전도선 마스크(11)를 이용하여 전도물질(10)을 식각하여 전도선(10')을 형성한 상태의 단면도로서, 이때 상기 전도물질(10)의 하부는 충분히 평탄화 되어 상기 전도물질(10)을 용이하게 식각 할 수 있다.
그리고 본 발명의 다른 실시예를 제3도를 설명하면, 제3도는 자기정렬방식에 의해 소오스/드레인 전극(6)에 콘택패드를 형성하는 제조과정을 도시한 단면도이다.
제3도 (a)는 상기 일실시예와 동일하게 반도체 기판(1)에 소자분리 절연막(2), 게이트 전극(4), 소오스/드레인 전극(6), 층간 절연막(5), 절연막 스페이서(7), 얇은 절연막(8), 상기 소오스/드레인 전극(6) 상부분에 감광막(19), 절연막(12)을 평탄하게 형성하고, 일정두께 에치백하여 상기 감광막(19)의 상부면이 노출되도록 한 상태의 단면도이다.
제3도 (b)는 상기 소오스/드레인 전극(6) 상부에 형성된 감광막(19)을 제거하고, 얇은 절연막(8)을 식각하여 상기 소오스/드레인 전극(6) 상에 콘택홀을 형성한 상태의 단면도이다.
제3도 (c)는 전체적으로 전도물질을 충분히 두껍게 형성하여 콘택을 매립하고, 에치백함으로써 콘택패드(20)를 형성한 상태의 단면도이다.
이어서, 본 발명에 따른 또 다른 실시예를 제4도를 통하여 설명한다.
제4도 (a)는 층간 절연막(30) 상부에 제1전도선(40)을 일정 크기로 형성하고 얇은 절연막(8)을 형성한 다음에, 감광막을 코팅하여 사진현상기술에 의해 일정부분을 노광하고 현상함으로써 콘택홀이 형성될 부분의 제1전도선(40) 상부 일정부분에 감광막(19)을 형성한 다음에 전체적으로 SOG막과 같은 절연막(12)을 평탄하게 형성하고, 일정두께 에치백하여 상기 감광막(19)의 상부면이 노출되도록 한 상태의 단면도로서, 상기 감광막(19)의 패턴은 형성이 제1전도선(19)에서 어느 정도 벗어난 것을 도시한 단면도이다.
제4도 (b)는 상기 제1전도선(40) 상부에 형성된 감광막(19)과 얇은 절연막(8)을 차례로 식각하여 상기 제1전도선상에 콘택홀을 형성하고, 제3전도선(100)을 형성한 상태의 단면도이다.
상기와 같이 이루어지는 본 발명은 자기정렬형 콘택 형성을 이루어 급격한 단차를 완화시켜 전도물질의 식각을 용이하게 할 수 있기 때문에 소자의 고집적화를 이룰 수 있는 효과가 있다.
Claims (5)
- 반도체 접속장치 제조 방법에 있어서, 반도체 기판(1) 일정부분에 소자분리 절연막(2), 게이트 전극(4), 소오스/드레인 전극(6), 상기 게이트 전극(4) 상부에 층간절연 목적의 층간 절연막(5), 상기 게이트전극(4) 측벽에 형성되는 절연막 스페이서(7)를 형성하고 계속하여 얇은 절연막(8)을 형성하는 제1단계, 상기 제1단계 후에 상기 소오스/드레인 전극(6) 부분에 감광막(19)을 형성하는 제2단계, 상기 제2단계 후에 절연막(12)을 형성하고 상기 절연막(12)을 에치백하여 상기 감광막(19)의 상부면이 노출되도록 하는 제3단계, 및 상기 제3단계 후에 상기 감광막(19)을 제거하고 얇은 절연막(8)을 식각하여 상기 소오스/드레인 전극(6) 상에 콘택홀을 형성하여 전도물질(10)을 형성하는 다음에 전도선 마스크(11)를 형성하고 상기 전도선 마스크(11)를 이용하여 전도물질(10)을 식각하여 전도선(10')을 형성하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 접속장치 제조 방법.
- 제1항에 있어서, 상기 제4단계는 상기 소오스/드레인 전극(6) 상에 형성된 콘택홀에 전체적으로 전도물질을 충분히 두껍게 형성하여 콘택을 매립하고 에치백함으로써 콘택패드(20)를 형성하는 단계를 더 포함하고 있는 것을 특징으로 하는 반도체 접속장치 제조 방법.
- 제1항에 있어서, 상미 제2단계의 감광막(19)은 상기 게이트 전극(4) 상부에 위치하는 것을 특징으로 하는 반도체 접속장치 제조 방법.
- 반도체 접속장치 제조 방법에 있어서, 제1전도선(40)을 일정크기로 형성하고 상기 제1전도선(40)상에 얇은 절연막(8)을 형성한 다음에 상기 제1전도선(40) 상부 일정부분에 감광막(19)을 형성하는 제1단계, 상기 제1단계 후에 전체구조 상부에 절연막(12)을 평탄하게 형성하고 상기 절연막(12)을 일정두께 에치백하여 상기 감광막(19)의 상부면이 노출되도록 하는 제2단계, 상기 제2단계 후에 상기 제1전도선(40) 상부에 형성된 감광막(19)과 얇은 절연막(8)을 차례로 식각하는 제3단계, 및 상기 제3단계 후에 상기 제1전도선상에 콘택홀을 형성하여 제3전도선(100)을 형성하는 제4단계를 포함하여 이루어지는 것을 특징으로 한는 반도체 접속장치 제조 방법.
- 제4항에 있어서, 상기 제1단계의 감광막(19)은 상기 제1전도선(40) 상부에 위치하는 것을 특징으로 하는 반도체 접속장치 제조 방법.
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