JPS60250650A - 層間膜のスル−ホ−ル形成方法 - Google Patents
層間膜のスル−ホ−ル形成方法Info
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- JPS60250650A JPS60250650A JP10573684A JP10573684A JPS60250650A JP S60250650 A JPS60250650 A JP S60250650A JP 10573684 A JP10573684 A JP 10573684A JP 10573684 A JP10573684 A JP 10573684A JP S60250650 A JPS60250650 A JP S60250650A
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- interlayer film
- holes
- wiring
- hole
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、集積回路などの半導体装置における多層配線
形成の際に層間絶轍膜を隔てる上下の配線間を接続する
ための連通孔、いわゆるスルーホールの形成方法、特に
、前記1−間膜を無機質膜とする場合のスルーホール形
成方法に関する。
形成の際に層間絶轍膜を隔てる上下の配線間を接続する
ための連通孔、いわゆるスルーホールの形成方法、特に
、前記1−間膜を無機質膜とする場合のスルーホール形
成方法に関する。
口、従来の技術
多層配線を有する集積回路装置においては、上下の配線
が層間膜によって完全に絶縁され、層間膜にもうけられ
たスルーホールによってコンタクトをとる必要がある。
が層間膜によって完全に絶縁され、層間膜にもうけられ
たスルーホールによってコンタクトをとる必要がある。
従来の多層配線技術としては、プラズマCVD窒化膜を
用いて層間膜を形成し、反応性イオンエツチングによっ
てスルーホールをもうけ、層間喚上にアルミ配線を行な
う方法が広く用いられている。この方法においては、形
成された層間膜の表面形状には、下の配線の影響を受け
て段差が残り、上のアルミ配線の断線、配線抵抗の増加
、また、反応性イオンエツチングによりスルホールをも
うけるため下地への損傷があるという欠点がある。
用いて層間膜を形成し、反応性イオンエツチングによっ
てスルーホールをもうけ、層間喚上にアルミ配線を行な
う方法が広く用いられている。この方法においては、形
成された層間膜の表面形状には、下の配線の影響を受け
て段差が残り、上のアルミ配線の断線、配線抵抗の増加
、また、反応性イオンエツチングによりスルホールをも
うけるため下地への損傷があるという欠点がある。
このCVDを用いた方法の欠点を克服する新しい方法と
して、層間膜をシリコン酸化物を主成分とする無機質膜
をスピンコードして形成する方法が開発されている。
して、層間膜をシリコン酸化物を主成分とする無機質膜
をスピンコードして形成する方法が開発されている。
すなわち、第3図は、上記無機質層間膜に対するスルー
ホールの形成を説明するための断面図である。図におい
て、1は基板(図示せず)上の絶縁用PSG膜、2はシ
リコン酸化物を主成分とす−る無機質の層間膜、3,4
はアルミ配線、3h、4hはアルミ配線3と4とに半れ
ぞれ接続をとるために反応性イオンエツチングであけら
れたスルーホールである。
ホールの形成を説明するための断面図である。図におい
て、1は基板(図示せず)上の絶縁用PSG膜、2はシ
リコン酸化物を主成分とす−る無機質の層間膜、3,4
はアルミ配線、3h、4hはアルミ配線3と4とに半れ
ぞれ接続をとるために反応性イオンエツチングであけら
れたスルーホールである。
ハ6発明が解決しようとする問題点
上記第3図において、層間絶縁膜2は、下地の凹凸に関
係なく、平坦な表面となシ、この上に形成されるアルミ
配線の断続、配線抵抗の増加という欠点は除かれるが、
しかし、スルーホール形成のイオンエツチングは、下地
に損傷を与えるという問題がある。また、層間膜2の薄
い部分にある配線4にスルーホール4hが達したとき、
層間膜の厚い部分にある配線3にスルーホール3aは未
だ達しておらず、スルーホール3hを配線3に達するま
で反応性イオンエツチングを続けると、他方のアルミ配
線4が薄くなって断線の可能性があり、スルーホール形
成のエツチングが容易ではないという問題がある。
係なく、平坦な表面となシ、この上に形成されるアルミ
配線の断続、配線抵抗の増加という欠点は除かれるが、
しかし、スルーホール形成のイオンエツチングは、下地
に損傷を与えるという問題がある。また、層間膜2の薄
い部分にある配線4にスルーホール4hが達したとき、
層間膜の厚い部分にある配線3にスルーホール3aは未
だ達しておらず、スルーホール3hを配線3に達するま
で反応性イオンエツチングを続けると、他方のアルミ配
線4が薄くなって断線の可能性があり、スルーホール形
成のエツチングが容易ではないという問題がある。
二8問題点を解決するための技術手段
本発明によれば、基板面の絶縁膜上にパターニングされ
た配線上のスルーホール形成部分にフォトレジストを形
成し、つぎに前記配線を含む基板上にシリコン酸化物を
主成分とする無機質の層間絶縁膜を塗布し、つぎに前記
フォトレジスト膜を除去するこ、とにより、前記層間絶
縁膜にスルーホールを形成する形成方法が得られる。
た配線上のスルーホール形成部分にフォトレジストを形
成し、つぎに前記配線を含む基板上にシリコン酸化物を
主成分とする無機質の層間絶縁膜を塗布し、つぎに前記
フォトレジスト膜を除去するこ、とにより、前記層間絶
縁膜にスルーホールを形成する形成方法が得られる。
ホ、実施例
第1図(a)〜(C)、は本発明の一実施例の工程順の
断面図である。まず、第1図(a)に示すよ−うに、基
板(図示せず)上のPEG嘆1の上に、アルミ配線パタ
ーン3および4を形成し、配線3と4のスルーホール形
成部分に7オトレジスト膜5と6をそれぞれ形成する。
断面図である。まず、第1図(a)に示すよ−うに、基
板(図示せず)上のPEG嘆1の上に、アルミ配線パタ
ーン3および4を形成し、配線3と4のスルーホール形
成部分に7オトレジスト膜5と6をそれぞれ形成する。
つぎに、第1図(b)のように、シリコン酸化物を主成
分とする無機質層間膜2を、フォトレジスト5と6の上
部が露出する程度にスピナで塗布する。それから層間膜
2を150℃で熱し固定させる。う六゛に第1図(C)
に示すように、有機溶剤を用いて、フォトレジスト5,
6f取す除きスルーホール3a、4aを形成する。
分とする無機質層間膜2を、フォトレジスト5と6の上
部が露出する程度にスピナで塗布する。それから層間膜
2を150℃で熱し固定させる。う六゛に第1図(C)
に示すように、有機溶剤を用いて、フォトレジスト5,
6f取す除きスルーホール3a、4aを形成する。
第2図(a)〜(d)は本発明の他の実施例の工程順の
断面図である。第2図<a>は−第1図(a)と同様に
1基板面のPEG模1と一アル・ミ配薔パターン3と4
、スルーホール形成部分のフォトレジスト膜5と6を形
成後、同図(b)のように、アルミ配線パターンを含む
P2O膜の上に1シリコン酸化物を主成分とする無機質
層間膜12を、7・オドレジスト膜5および6が埋もれ
る程度にスピナで塗布する。
断面図である。第2図<a>は−第1図(a)と同様に
1基板面のPEG模1と一アル・ミ配薔パターン3と4
、スルーホール形成部分のフォトレジスト膜5と6を形
成後、同図(b)のように、アルミ配線パターンを含む
P2O膜の上に1シリコン酸化物を主成分とする無機質
層間膜12を、7・オドレジスト膜5および6が埋もれ
る程度にスピナで塗布する。
それから無機質膜12を150℃で熱して固化させる。
つぎに同図(C)に示すように、無機質1112のスル
ーホール部分を7.オドレジストでパターニング後、弗
酸溶液によシフオドレジスト膜5および6が露出するま
でエツチングする。つぎに同図(d)のように、有機溶
剤によシフオドレジスト5と6を取)除き、スルーホー
ル3bと4bを形成する。
ーホール部分を7.オドレジストでパターニング後、弗
酸溶液によシフオドレジスト膜5および6が露出するま
でエツチングする。つぎに同図(d)のように、有機溶
剤によシフオドレジスト5と6を取)除き、スルーホー
ル3bと4bを形成する。
へ0発明の効果
本発明方法により、下地にt#sを与えることなく、シ
かも、場所によシ膜厚の異なる層間膜に対しても、容易
にスルーホールを形成できる。なお、第2実施例は第1
実施例に比べて多くの工程数を要する不利はあるが、一
つ一つの工程が第1実施例に比べ容易であるという利点
がある。
かも、場所によシ膜厚の異なる層間膜に対しても、容易
にスルーホールを形成できる。なお、第2実施例は第1
実施例に比べて多くの工程数を要する不利はあるが、一
つ一つの工程が第1実施例に比べ容易であるという利点
がある。
第1図(a)〜(e)は本発明の一実施例を説明するた
めの工程順の断面図、゛第2図(a)〜(d)は本発明
の他の実施例の工程順の断面図、第3図は従来のスルー
ホール形成工程を説明す名ための断面図であする。 1・・・・・・PSG絶縁膜、2.12・・・・・・無
機質層間膜、3.4・・・・・・アルミ配線、3a−e
3be3he4am4b、4h・・・・・・スルーホー
ル、5,6・・・・・・フォトレジスト膜。 第1閏 第、3聞 第?聞
めの工程順の断面図、゛第2図(a)〜(d)は本発明
の他の実施例の工程順の断面図、第3図は従来のスルー
ホール形成工程を説明す名ための断面図であする。 1・・・・・・PSG絶縁膜、2.12・・・・・・無
機質層間膜、3.4・・・・・・アルミ配線、3a−e
3be3he4am4b、4h・・・・・・スルーホー
ル、5,6・・・・・・フォトレジスト膜。 第1閏 第、3聞 第?聞
Claims (1)
- 基板上のパターニングされた配線上で、上層配線との接
続部分となるスルーホール部分に7オトレジスト膜を形
成する工程と、前記配線を含む基板上にシリコン酸化物
を主成分とする無機質の眉間膜を塗布する工程と、前記
フォトレジスト膜を除去する工程とを含むことを特徴と
する層間膜のスルーホール形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10573684A JPS60250650A (ja) | 1984-05-25 | 1984-05-25 | 層間膜のスル−ホ−ル形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10573684A JPS60250650A (ja) | 1984-05-25 | 1984-05-25 | 層間膜のスル−ホ−ル形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60250650A true JPS60250650A (ja) | 1985-12-11 |
Family
ID=14415560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10573684A Pending JPS60250650A (ja) | 1984-05-25 | 1984-05-25 | 層間膜のスル−ホ−ル形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60250650A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04365353A (ja) * | 1991-06-13 | 1992-12-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の製造方法 |
JPH06232274A (ja) * | 1992-12-30 | 1994-08-19 | Hyundai Electron Ind Co Ltd | 半導体接続装置製造方法 |
JPH0969563A (ja) * | 1995-08-25 | 1997-03-11 | Lg Semicon Co Ltd | 半導体素子のビアコンタクト形成方法 |
JPH09283522A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 金属配線の形成方法 |
JPH09283523A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体素子の多層配線の形成方法 |
JPH1174356A (ja) * | 1997-06-30 | 1999-03-16 | Siemens Ag | 改良二重ダマスク構造体 |
US7262128B2 (en) | 2003-07-30 | 2007-08-28 | Seiko Epson Corporation | Method of forming multilayer interconnection structure, and manufacturing method for multilayer wiring boards |
US7741215B2 (en) | 2006-06-02 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
-
1984
- 1984-05-25 JP JP10573684A patent/JPS60250650A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04365353A (ja) * | 1991-06-13 | 1992-12-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の製造方法 |
JPH06232274A (ja) * | 1992-12-30 | 1994-08-19 | Hyundai Electron Ind Co Ltd | 半導体接続装置製造方法 |
JPH0969563A (ja) * | 1995-08-25 | 1997-03-11 | Lg Semicon Co Ltd | 半導体素子のビアコンタクト形成方法 |
JPH09283522A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 金属配線の形成方法 |
JPH09283523A (ja) * | 1996-04-12 | 1997-10-31 | Lg Semicon Co Ltd | 半導体素子の多層配線の形成方法 |
JPH1174356A (ja) * | 1997-06-30 | 1999-03-16 | Siemens Ag | 改良二重ダマスク構造体 |
JP4690509B2 (ja) * | 1997-06-30 | 2011-06-01 | シーメンス アクチエンゲゼルシヤフト | 改良二重ダマスク構造体 |
US7262128B2 (en) | 2003-07-30 | 2007-08-28 | Seiko Epson Corporation | Method of forming multilayer interconnection structure, and manufacturing method for multilayer wiring boards |
US7741215B2 (en) | 2006-06-02 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
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