JPH0227752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0227752A JPH0227752A JP17792088A JP17792088A JPH0227752A JP H0227752 A JPH0227752 A JP H0227752A JP 17792088 A JP17792088 A JP 17792088A JP 17792088 A JP17792088 A JP 17792088A JP H0227752 A JPH0227752 A JP H0227752A
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- Japan
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- insulating film
- film
- wiring
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- forming
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に関し、特に接続孔への
配線のつきまわりの教養に関するものである。
配線のつきまわりの教養に関するものである。
［従来の技術〕
従来の技術では、第２図に示すように第１の接続孔を形
成した後、配線の形成を行ない、絶縁膜の形成を行ない
、第２の接続孔の形成を行なう方法をとっている。
成した後、配線の形成を行ない、絶縁膜の形成を行ない
、第２の接続孔の形成を行なう方法をとっている。
［発明が解決しようとする課題］
しかし、前述技術では、第２図に示すように第２の接続
孔が深くなるために、第２の配線の接続孔へのつきまわ
りが悪くなってしまう。又第３図に示すように接続孔を
浅くする為に絶縁膜を薄くすると配線層間の容量の増大
とい５問題が生じてくる。
孔が深くなるために、第２の配線の接続孔へのつきまわ
りが悪くなってしまう。又第３図に示すように接続孔を
浅くする為に絶縁膜を薄くすると配線層間の容量の増大
とい５問題が生じてくる。
本発明は、このような間頴点な解決するものでその目的
とするところは、配線層間の容量の増大を引き起こすこ
となく、接続孔を浅くする方法を提供するところにある
。
とするところは、配線層間の容量の増大を引き起こすこ
となく、接続孔を浅くする方法を提供するところにある
。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、
α）半導体基板上に第１の絶縁膜、第２の絶縁膜を形成
する工程と、 ｂ）前記第２の絶縁膜上に第１の接続孔を形成する部分
に開口を有する第１のフォトレジストパターンを形成す
る工程と、 Ｃ）６１１１のフォトレジストパターンをマスクとして
、前記第２の絶縁膜をエツチングし、マスクとして使用
した前記第１のフォトレジストパターンを除去する工程
と、 ｄ）前記第２の絶縁膜上に、前記第１の絶縁膜と同種の
第３の絶縁膜を形成する工程と、＃）前記第３の絶縁膜
上に第２の接続孔を形成する部分を残した第２のフォト
レジストパターンを形成する工程と、 ｆ）前記第２のフォトレジストパターンをマスクとして
、第３の絶縁膜及び、第１の接続孔の部分の第１の絶縁
膜をエツチングし、マスクとして使用した前記第２のフ
ォトレジストパターンヲ除去する工程と、 ！１）第１の配線層を形成し、第１の配線を形成する部
分を残した第３のフォトレジストパターンを形成する工
程と、 ｈ）前記第３のフォトレジストパターンをマスクとして
第１の配線層をエツチングし、第６のフォトレジストパ
ターンを除去する工程と、ｉ）前記第１の配線層上に平
担化された、第４の絶縁膜を形成し、第２の接続孔を形
成する部分を開口した第４のフォトレジストパターンを
形成する工程と、 ノ）前記第４のフットレジストパターンをマスクとして
、第４の絶縁膜をエツチングし、マスクとして使用した
第４のフォトレジストパターンを除去する工程と、 ｋ）前記第４の絶縁膜上に第２の配線層を形成する工程
とからなることを特徴とする。
する工程と、 ｂ）前記第２の絶縁膜上に第１の接続孔を形成する部分
に開口を有する第１のフォトレジストパターンを形成す
る工程と、 Ｃ）６１１１のフォトレジストパターンをマスクとして
、前記第２の絶縁膜をエツチングし、マスクとして使用
した前記第１のフォトレジストパターンを除去する工程
と、 ｄ）前記第２の絶縁膜上に、前記第１の絶縁膜と同種の
第３の絶縁膜を形成する工程と、＃）前記第３の絶縁膜
上に第２の接続孔を形成する部分を残した第２のフォト
レジストパターンを形成する工程と、 ｆ）前記第２のフォトレジストパターンをマスクとして
、第３の絶縁膜及び、第１の接続孔の部分の第１の絶縁
膜をエツチングし、マスクとして使用した前記第２のフ
ォトレジストパターンヲ除去する工程と、 ！１）第１の配線層を形成し、第１の配線を形成する部
分を残した第３のフォトレジストパターンを形成する工
程と、 ｈ）前記第３のフォトレジストパターンをマスクとして
第１の配線層をエツチングし、第６のフォトレジストパ
ターンを除去する工程と、ｉ）前記第１の配線層上に平
担化された、第４の絶縁膜を形成し、第２の接続孔を形
成する部分を開口した第４のフォトレジストパターンを
形成する工程と、 ノ）前記第４のフットレジストパターンをマスクとして
、第４の絶縁膜をエツチングし、マスクとして使用した
第４のフォトレジストパターンを除去する工程と、 ｋ）前記第４の絶縁膜上に第２の配線層を形成する工程
とからなることを特徴とする。
［実施例コ
以下、本発明について、実施例に基づき詳細に説明する
。
。
第１図（α）〜Ｃｋ）は本発明の実施例を工程順に示す
図である。まず（α）図の如く、半導体基板１０１上、
に第１１７）Ｓ ｉ Ｏ，膜１０２をＯｖＤ法によりα
４ｐｍ形成？＆ｓｉ、Ｎ４［１０３をＯＶＤ法により、
０．１μｍ形成する。次にＣｂ）図の如く、第１のフォ
トレジスト層１０４を第１の接続孔１０５を形成する部
分に開口を有するパターンとする。
図である。まず（α）図の如く、半導体基板１０１上、
に第１１７）Ｓ ｉ Ｏ，膜１０２をＯｖＤ法によりα
４ｐｍ形成？＆ｓｉ、Ｎ４［１０３をＯＶＤ法により、
０．１μｍ形成する。次にＣｂ）図の如く、第１のフォ
トレジスト層１０４を第１の接続孔１０５を形成する部
分に開口を有するパターンとする。
次に、（Ｃ）図の如く第１のフォトレジスト層１０４を
マスクとして、Ｓｉ、Ｎ４膜１０５のエツチングを反応
ガスとして、ＳＦ、を用いたドライエツチング法を用い
て行ない、第１のフォトレジスト層１０４を除去す （
ｄ）図の如く、第２の３１０．膜１０６をＯＶＤ法によ
りα４ｐｍ形成する。次いで、＜ｅ＞図の如く、第２の
３１０゜膜１０６上に第２の７オトレジスト層１０７を
、第２の接続孔１０８を形成する部分を残すようにパタ
ーンを形成する。
マスクとして、Ｓｉ、Ｎ４膜１０５のエツチングを反応
ガスとして、ＳＦ、を用いたドライエツチング法を用い
て行ない、第１のフォトレジスト層１０４を除去す （
ｄ）図の如く、第２の３１０．膜１０６をＯＶＤ法によ
りα４ｐｍ形成する。次いで、＜ｅ＞図の如く、第２の
３１０゜膜１０６上に第２の７オトレジスト層１０７を
、第２の接続孔１０８を形成する部分を残すようにパタ
ーンを形成する。
次に（１）図の如く、第２のフォトレジスト層１０７を
マスクとして、第２のＳ１０．膜１０６及び第１の接続
孔１０５の部分の第１の５１０２膜１０２のエツチング
をプロセスガスとしてＯＨＦ、を用いたドライエツチン
グで行ない、マスクとして使用した第２の７オトレジス
ト層１０７を除去する。
マスクとして、第２のＳ１０．膜１０６及び第１の接続
孔１０５の部分の第１の５１０２膜１０２のエツチング
をプロセスガスとしてＯＨＦ、を用いたドライエツチン
グで行ない、マスクとして使用した第２の７オトレジス
ト層１０７を除去する。
次に（ｇ）図の如く、マグネトロンスパッタ法により第
１のＡｔ−１％Ｓ１膜１０９をα６ｐｍ形成し、第３の
７オトレジスト層１１０を第１の配線１１１のパターン
とし、（ん）図の如く第３のフォトレジスト層１１０を
マスクとして、第１のＡｔ−１％５ｉｌｌ１０９のエツ
チングをプロセスガスとしてＢＯ１３，０１，を用いた
ドライエツチング法で行ない、第３の７オトレジスト層
１１０を除去する。
１のＡｔ−１％Ｓ１膜１０９をα６ｐｍ形成し、第３の
７オトレジスト層１１０を第１の配線１１１のパターン
とし、（ん）図の如く第３のフォトレジスト層１１０を
マスクとして、第１のＡｔ−１％５ｉｌｌ１０９のエツ
チングをプロセスガスとしてＢＯ１３，０１，を用いた
ドライエツチング法で行ない、第３の７オトレジスト層
１１０を除去する。
次に（ｊ）図の如く、平担化された第３の５ＬＯ７膜１
１２を形成する。この時の５１０２膜の平担化には、エ
ッチバック法を用いる方法、バイアスＮＯＲのＯＶＤ法
等がある。また、５１０２以外にポリイミドを用いる方
法もある。さらに第４のフォトレジスト層１１３を第２
の接続孔１０８を形成する部分に開口を有するパターン
とする次に（））図の如く第４の７オトレジスト層１１
５をマスクとして、第３のｓｔｏ、［１１２のエツチン
グをプロセスガスとしてＯＨＦ、を用いたドライエツチ
ングにより行ない、マスクとして使用した第４のフォト
レジスト層１１３の除去を行なう。
１２を形成する。この時の５１０２膜の平担化には、エ
ッチバック法を用いる方法、バイアスＮＯＲのＯＶＤ法
等がある。また、５１０２以外にポリイミドを用いる方
法もある。さらに第４のフォトレジスト層１１３を第２
の接続孔１０８を形成する部分に開口を有するパターン
とする次に（））図の如く第４の７オトレジスト層１１
５をマスクとして、第３のｓｔｏ、［１１２のエツチン
グをプロセスガスとしてＯＨＦ、を用いたドライエツチ
ングにより行ない、マスクとして使用した第４のフォト
レジスト層１１３の除去を行なう。
次に（１図のように第２のＡｔ−１％５ＩＪ１１４を１
．０μｍマグネトロン・スパッタ法により形成し、第１
０ＡＬ−１％Ｓ１膜と同様にパターニングを行ない、第
２の配線１１５とする。
．０μｍマグネトロン・スパッタ法により形成し、第１
０ＡＬ−１％Ｓ１膜と同様にパターニングを行ない、第
２の配線１１５とする。
［発明の効果］
上述の如く本発明の製造工程によれば、第１の配線と第
２の配線間の容量を増加させることなく接続孔を浅くす
ることができ、第２の配線の接続孔へのつきまわりを改
善することが−できる。
２の配線間の容量を増加させることなく接続孔を浅くす
ることができ、第２の配線の接続孔へのつきまわりを改
善することが−できる。
第１図（α）〜Ｃｋ）は本発明の半導体装置の製造方法
の実施例を工程順に示す断面図である。 第２図及び第３図は従来の半導体装置の製造方法による
断面図である。 １０１・・・・・・・・・半導体基板 １０２・・・・・・・・・第１のＳｉＯ□膜１０５・・
・・・・・・・Ｓｉ、Ｎ４膜１０４・・・・・・・・・
第１のフォトレジスト層１０５・・・・・・・・・第１
の接続孔１０６・・・・・・・・・第２の８１０．膜１
０７・・・・・・・・・第２の７オトレジスト層１０８
・・・・・・・・第２の接続孔 １０９・・・・・・・・・第１０ｋｌ−１％Ｓ１膜０・
・・・・・・・・第３の７オトレジストト・・・・・・
・・第１の配線 ２・・・・・・・・・第６の５ｉｏｔ膜３・・・・・・
・・・第４のフォトレジスト層４・・・・・・・・・第
２のｋｌ−１％Ｓ１膜５・・・・・・・・・第２の配線 以上
の実施例を工程順に示す断面図である。 第２図及び第３図は従来の半導体装置の製造方法による
断面図である。 １０１・・・・・・・・・半導体基板 １０２・・・・・・・・・第１のＳｉＯ□膜１０５・・
・・・・・・・Ｓｉ、Ｎ４膜１０４・・・・・・・・・
第１のフォトレジスト層１０５・・・・・・・・・第１
の接続孔１０６・・・・・・・・・第２の８１０．膜１
０７・・・・・・・・・第２の７オトレジスト層１０８
・・・・・・・・第２の接続孔 １０９・・・・・・・・・第１０ｋｌ−１％Ｓ１膜０・
・・・・・・・・第３の７オトレジストト・・・・・・
・・第１の配線 ２・・・・・・・・・第６の５ｉｏｔ膜３・・・・・・
・・・第４のフォトレジスト層４・・・・・・・・・第
２のｋｌ−１％Ｓ１膜５・・・・・・・・・第２の配線 以上
Claims (1)
- 【特許請求の範囲】 ａ）半導体基板上に第１の絶縁膜、第２の絶縁膜を形成
する工程と、 ｂ）前記第２の絶縁膜上に第１の接続孔を形成する部分
に開口を有する第１のフォトレジストパターンを形成す
る工程と、 ｃ）前記第１のフォトレジストパターンをマスクとして
、前記第２の絶縁膜をエッチングし、マスクとして使用
した前記第１のフォトレジストパターンを除去する工程
と、 ｄ）前記第２の絶縁膜上に、前記第１の絶縁膜と同種の
第３の絶縁膜を形成する工程と、 ｅ）前記第３の絶縁膜上に第２の接続孔を形成する部分
を残した第２のフォトレジストパターンを形成する工程
と、 ｆ）前記第２のフォトレジストパターンをマスクとして
、第３の絶縁膜及び、第１の接続孔の部分の第１の絶縁
膜をエッチングし、マスクとして使用した前記第２のフ
ォトレジストパターンを除去する工程と、 ｇ）第１の配線層を形成し、第１の配線を形成する部分
を残した第３のフォトレジストパターンを形成する工程
と、 ｈ）前記第３のフォトレジストパターンをマスクとして
第１の配線層をエッチングし、第３のフォトレジストパ
ターンを除去する工程と、 ｉ）前記第１の配線層上に平担化された第４の絶縁膜を
形成し、第２の接続孔を形成する部分を開口した第４の
フォトレジストパターンを形成する工程と、 ｊ）前記第４のフォトレジストパターンをマスクとして
、第４の絶縁膜をエッチングし、マスクとして使用した
第４のフォトレジストパターンを除去する工程と、 ｋ）前記第４の絶縁膜上に第２の配線層を形成する工程
とからなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17792088A JPH0227752A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17792088A JPH0227752A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227752A true JPH0227752A (ja) | 1990-01-30 |
Family
ID=16039378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17792088A Pending JPH0227752A (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512539B2 (en) | 2001-06-18 | 2009-03-31 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Method and device for processing time-discrete audio sampled values |
-
1988
- 1988-07-15 JP JP17792088A patent/JPH0227752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512539B2 (en) | 2001-06-18 | 2009-03-31 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Method and device for processing time-discrete audio sampled values |
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