JPH04196465A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04196465A JPH04196465A JP32807090A JP32807090A JPH04196465A JP H04196465 A JPH04196465 A JP H04196465A JP 32807090 A JP32807090 A JP 32807090A JP 32807090 A JP32807090 A JP 32807090A JP H04196465 A JPH04196465 A JP H04196465A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000007747 plating Methods 0.000 claims abstract description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000004544 sputter deposition Methods 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910020169 SiOa Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の配線構造に関する。
［従来の技術］
微細化が進む上で、ＡＬに変わる配線材料として、低抵
抗でマイグレーションに強いＣｕ１ｌ線が用いられたが
、Ｃｕをスパッタによって形成した場合、エツチングの
工程に於て残渣が生じ、エツチングが非常に困難であっ
た。
抗でマイグレーションに強いＣｕ１ｌ線が用いられたが
、Ｃｕをスパッタによって形成した場合、エツチングの
工程に於て残渣が生じ、エツチングが非常に困難であっ
た。
このことを従来の工程を追って説明すると、まず、Ｓｉ
基板（３０１）の表面全体に絶縁膜として、酸化膜（３
０２）を形成し、フォトエッチによってコンタクト部を
設ける。
基板（３０１）の表面全体に絶縁膜として、酸化膜（３
０２）を形成し、フォトエッチによってコンタクト部を
設ける。
次に、第一層目の配線層を形成する。その形成方法とし
ては、まず、ＣＶＤ−Ｃｕによってコンタクト部のみに
選択的にＣｕ （３０３）を成長させる。その後、スパ
ッタによって、全面にＣｕ（３０４）を形成し、フォト
エッチによってバターニングする。
ては、まず、ＣＶＤ−Ｃｕによってコンタクト部のみに
選択的にＣｕ （３０３）を成長させる。その後、スパ
ッタによって、全面にＣｕ（３０４）を形成し、フォト
エッチによってバターニングする。
次に、層間絶縁膜として、酸化膜（３０５）を形成し、
フォトエッチによってホール部を設ける。
フォトエッチによってホール部を設ける。
続いて、前記層間絶縁膜上及び、前記第一層目の配線上
に、第二層目の配線を形成する。
に、第二層目の配線を形成する。
この際、まず、前記第一層目の配線と同様に、ＣＶＤ−
Ｃｕによって、ホール部に選択的にＣｕ（３０６）を成
長させる。続いて、スパッタによって全面にＣｕ （３
０７）を形成し、フォトエッチによってバターニングし
、第二層目の配線層を得る。
Ｃｕによって、ホール部に選択的にＣｕ（３０６）を成
長させる。続いて、スパッタによって全面にＣｕ （３
０７）を形成し、フォトエッチによってバターニングし
、第二層目の配線層を得る。
以上が従来の工程である。
［発明が解決しようとする課題及び目的コしかし、前述
の従来技術では、スパッタで形成したＣｕをエツチング
する際、残渣が生じ、エツチングが非常に困難であると
いう課題があった。
の従来技術では、スパッタで形成したＣｕをエツチング
する際、残渣が生じ、エツチングが非常に困難であると
いう課題があった。
そこで、本発明はこの様な課題を解決するもので、その
目的とするところは、配線を形成する際スパッタでＣｕ
を形成する代わりに、メッキ法を用いて所望のパターン
のみにＣｕを形成することによって、Ｃｕのエツチング
の工程に於て残渣の発生を抑え、より良質で信頼性の高
い配線層を形成することにある。
目的とするところは、配線を形成する際スパッタでＣｕ
を形成する代わりに、メッキ法を用いて所望のパターン
のみにＣｕを形成することによって、Ｃｕのエツチング
の工程に於て残渣の発生を抑え、より良質で信頼性の高
い配線層を形成することにある。
［課題を解決するための手段］
本発明の半導体装置は、
ａ）半導体基板上に第一の絶縁膜を形成する工程と、
ｂ）前記第一の絶縁膜に、フォトエッチによってシンタ
クト部を設ける工程と、 ｃ）ＣＶＤによって選択的にコンタクト部のみにＣｕを
成長させる工程と、 ｄ）メッキ用の第一の電極膜として、Ｃ，ｕをスパッタ
する工程と、 ｅ）第一のフォトレジストにより、前記第一の電極膜上
に所望のパターンを形成する工程と、ｆ）前記第一の電
極膜を電極としてメ、ツキを行ない、前記第一のフォト
レジストが存在しない部分に、第一のメッキ（Ｃｕ）膜
を形成する工程と、ｇ）前記第一のフォトレジストを除
去する工程とｈ）前記第一のメッキ膜をマスクとして、
前記第一の電極膜をエツチングする工程と、 ｉ）前記第一の絶縁膜及び前記第一のメッキ膜上に、第
二の絶縁膜を形成する工程と、 ｊ）前記第二の絶縁膜にフォトエッチによって、ホール
部を設ける工程と、 ｋ）ＣＶＤによって選択的にホール部のみにＣｕを成長
させる工程と、 １）メッキ用の第二の電極膜として、Ｃｕをスパッタす
る工程と、 ｍ）第二のフォトレジストにより、前記第二の電極膜上
に所望のパターンを形成する工程と、ｎ）前記第二の電
極膜を電極として、メッキを行ない、前記第二のフォト
レジストが存在しない部分に、第二のメッキ（Ｃｕ）膜
を形成する工程と０）前記第二のフォトレジストを除去
する工程とｐ）前記第二のメッキ膜をマスクとして、前
記第二の電極膜をエツチングする工程を有することを特
徴とする特 ［作用コー 本発明の上記の構成によれば、配線層を形成する際、ス
パッタによってＣｕを形成する代わりに、メッキ法を用
いて、所望のパターンのみにＣｕメッキを形成すること
によって、エツチング工程における残渣の発生を無くし
、より信頼性の優れた半導体装置を構成できる。
クト部を設ける工程と、 ｃ）ＣＶＤによって選択的にコンタクト部のみにＣｕを
成長させる工程と、 ｄ）メッキ用の第一の電極膜として、Ｃ，ｕをスパッタ
する工程と、 ｅ）第一のフォトレジストにより、前記第一の電極膜上
に所望のパターンを形成する工程と、ｆ）前記第一の電
極膜を電極としてメ、ツキを行ない、前記第一のフォト
レジストが存在しない部分に、第一のメッキ（Ｃｕ）膜
を形成する工程と、ｇ）前記第一のフォトレジストを除
去する工程とｈ）前記第一のメッキ膜をマスクとして、
前記第一の電極膜をエツチングする工程と、 ｉ）前記第一の絶縁膜及び前記第一のメッキ膜上に、第
二の絶縁膜を形成する工程と、 ｊ）前記第二の絶縁膜にフォトエッチによって、ホール
部を設ける工程と、 ｋ）ＣＶＤによって選択的にホール部のみにＣｕを成長
させる工程と、 １）メッキ用の第二の電極膜として、Ｃｕをスパッタす
る工程と、 ｍ）第二のフォトレジストにより、前記第二の電極膜上
に所望のパターンを形成する工程と、ｎ）前記第二の電
極膜を電極として、メッキを行ない、前記第二のフォト
レジストが存在しない部分に、第二のメッキ（Ｃｕ）膜
を形成する工程と０）前記第二のフォトレジストを除去
する工程とｐ）前記第二のメッキ膜をマスクとして、前
記第二の電極膜をエツチングする工程を有することを特
徴とする特 ［作用コー 本発明の上記の構成によれば、配線層を形成する際、ス
パッタによってＣｕを形成する代わりに、メッキ法を用
いて、所望のパターンのみにＣｕメッキを形成すること
によって、エツチング工程における残渣の発生を無くし
、より信頼性の優れた半導体装置を構成できる。
［実施例］
本発明の半導体装置は、第１図に示される構造をしてい
る。
る。
１０１はＳｉ基板、１０２は二酸化珪素（Ｓｉ０２）、
１０３はＣＶＤ−Ｃｕ、１０４は電極膜のＣｕ、１０６
はＣｕメッキ、１０７は層間絶縁膜（Ｓｉ０２）、１０
８はＣＶＤ−Ｃｕ、１０９は電極膜のＣｕ、１１１はＣ
ｕメッキである。
１０３はＣＶＤ−Ｃｕ、１０４は電極膜のＣｕ、１０６
はＣｕメッキ、１０７は層間絶縁膜（Ｓｉ０２）、１０
８はＣＶＤ−Ｃｕ、１０９は電極膜のＣｕ、１１１はＣ
ｕメッキである。
以下詳細は図を追いなが°ら説明していく。（第２図（
ａ）〜（ｎ）） まず、Ｓｉ基板（２０１）の表面全体に絶縁膜として、
酸化膜（ＳｉＯａ ）（５０００人）（２０２）を形成
し、フォトエッチによってコンタ、クト部を設ける。（
第２図（ａ）） 次に、第一層目の配線層を形成する。この形成方法とし
ては、まず、ＣＶＤ−Ｃｕの固体源として、Ｃｕ（ＨＦ
Ａ）２を用いる。この固体源を入れた容器を１００℃に
加熱して昇華させる。この時、キャリアガスはＡｒを用
いて、ガス圧は１５００Ｐａとする。こうして、基板を
３５０℃に加熱すると、前記酸化膜（ＳｉＯ２）上には
堆積せずに、Ｓｉ基板上のみにＣｕ （２０３）を成長
させることが出来る。（第２図（ｂ）） こうして、選択的にコンタクト部にＣｕを埋め込んだ後
、メッキ用の第一の電極膜として、全面にＣｕ （１０
００人’）（２０４）を形成する。（第２図（Ｃ）） 次に、第一のフォトレジスト（２０５）により、前記第
一の電極膜に所望のパターンを形成する。
ａ）〜（ｎ）） まず、Ｓｉ基板（２０１）の表面全体に絶縁膜として、
酸化膜（ＳｉＯａ ）（５０００人）（２０２）を形成
し、フォトエッチによってコンタ、クト部を設ける。（
第２図（ａ）） 次に、第一層目の配線層を形成する。この形成方法とし
ては、まず、ＣＶＤ−Ｃｕの固体源として、Ｃｕ（ＨＦ
Ａ）２を用いる。この固体源を入れた容器を１００℃に
加熱して昇華させる。この時、キャリアガスはＡｒを用
いて、ガス圧は１５００Ｐａとする。こうして、基板を
３５０℃に加熱すると、前記酸化膜（ＳｉＯ２）上には
堆積せずに、Ｓｉ基板上のみにＣｕ （２０３）を成長
させることが出来る。（第２図（ｂ）） こうして、選択的にコンタクト部にＣｕを埋め込んだ後
、メッキ用の第一の電極膜として、全面にＣｕ （１０
００人’）（２０４）を形成する。（第２図（Ｃ）） 次に、第一のフォトレジスト（２０５）により、前記第
一の電極膜に所望のパターンを形成する。
（第２図（ｄ））
更に、前記第一の電極膜を電極として、メッキ液温度６
０℃の条件下で、Ｃｕメッキを行い、前託第一のフォト
レジストが存在しない部分に、膜厚（５０００人）の第
一のメッキ（Ｃｕ）膜（２０６）を形成する。（第２図
（ｅ）） 続いて、前記第一のフォトレジストを除去しく第２図（
ｆ））、前記第一のメッキ（Ｃｕ）膜をマスクとして、
前記第一の電極膜をエツチングする。（第２図（ｇ）） 次に、層間絶縁膜として、酸化膜を形成する。
０℃の条件下で、Ｃｕメッキを行い、前託第一のフォト
レジストが存在しない部分に、膜厚（５０００人）の第
一のメッキ（Ｃｕ）膜（２０６）を形成する。（第２図
（ｅ）） 続いて、前記第一のフォトレジストを除去しく第２図（
ｆ））、前記第一のメッキ（Ｃｕ）膜をマスクとして、
前記第一の電極膜をエツチングする。（第２図（ｇ）） 次に、層間絶縁膜として、酸化膜を形成する。
この際、酸化膜の形成方法としては、ＴＥ０１ （Ｓ
ｉ （ＯＣ２Ｈｓ） ４）を用いて、プラズマ中で酸化
膜（２０７）を（５０００人）形成する。
ｉ （ＯＣ２Ｈｓ） ４）を用いて、プラズマ中で酸化
膜（２０７）を（５０００人）形成する。
こうして形成された層間絶縁膜に、フォトエッチによっ
て、前記第一のメッキ（Ｃｕ）膜上にホール部を設ける
。（第２図（ｈ）） 統いて、前記層間絶縁膜上及び前記第一層目の配線上に
第二層目の配線を形成する。
て、前記第一のメッキ（Ｃｕ）膜上にホール部を設ける
。（第２図（ｈ）） 統いて、前記層間絶縁膜上及び前記第一層目の配線上に
第二層目の配線を形成する。
この際、まず、前記第一層目の配線と同様ＣＶＤによっ
て、ホール部に選択的にＣｕ （２０Ｂ）を成長させる
。（第２図（ｉ）） こうして選択的にホール部にＣｕを埋め込んだ後、メッ
キ用の第二の電極膜として、全面にＣｕ（１０００人）
（２０９）を形成する。（第２図（ｊ）） 次に、第二のフォトレジスト（２１０）により、前言己
第二の電極膜に所望のパターンを形成する。
て、ホール部に選択的にＣｕ （２０Ｂ）を成長させる
。（第２図（ｉ）） こうして選択的にホール部にＣｕを埋め込んだ後、メッ
キ用の第二の電極膜として、全面にＣｕ（１０００人）
（２０９）を形成する。（第２図（ｊ）） 次に、第二のフォトレジスト（２１０）により、前言己
第二の電極膜に所望のパターンを形成する。
（第２図（ｋ））
更に、前記第二の電極膜を電極として、前記第二のフォ
トレジストが存在しない部分に、膜厚（５０００人）の
第二のメッキ（Ｃｕ）膜（２１１）を形成する。（第２
図（１）） 最後に、前記第二のフォトレジストを除去しく第２図（
ｍ））、前記第二のメッキ（Ｃｕ）膜をマスクとして、
前記第二の電極膜をエツチングする。（第２図（ｎ）） こうして比来上がった本発明半導体装置は、従来の半導
体装置に比べると、スパッタでＣｕを形成する代わりに
、メッキ法を用いて所望のパターンのみにＣｕを形成す
ることによって、Ｃｕのエツチング工程に於て残渣の発
生を抑えることが出来る。
トレジストが存在しない部分に、膜厚（５０００人）の
第二のメッキ（Ｃｕ）膜（２１１）を形成する。（第２
図（１）） 最後に、前記第二のフォトレジストを除去しく第２図（
ｍ））、前記第二のメッキ（Ｃｕ）膜をマスクとして、
前記第二の電極膜をエツチングする。（第２図（ｎ）） こうして比来上がった本発明半導体装置は、従来の半導
体装置に比べると、スパッタでＣｕを形成する代わりに
、メッキ法を用いて所望のパターンのみにＣｕを形成す
ることによって、Ｃｕのエツチング工程に於て残渣の発
生を抑えることが出来る。
［発明の効果゛］
以上に述べた本発明によれば、従来の構造に比べて、Ｃ
ｕのエツチング工程に於て、残漬の発生を抑え、より信
頼性の優れた半導体装置を提供できる。
ｕのエツチング工程に於て、残漬の発生を抑え、より信
頼性の優れた半導体装置を提供できる。
第１図は、本発明の半導体装置を示す主要断面図。
第２図（ａ）〜（ｎ）は、本発明の半導体装置の製造工
程の断面図。 第３図は、従来の半導体装置を示す断面図。 １０１．２０１．３０１・ ・Ｓｉ基板１０２．２０２
．３０２・・・二酸化珪素１０３．２０３．３０３・
・ＣＶＤ−Ｃｔ１１０４．２０４ − ・１１極
膜（Ｃｕ）１０５．２０５ ・・・レジスト１
０６．２０６ ・・・メッキ（Ｃｕ）３０４・・
・スパッタ（Ｃｕ ） １０７．２０７．３０５・・ 二酸化珪素１０８．２０
８．３０６ ＝ ・・ＣＶＤ−Ｃｕ１０９．２０９
・・ 電極１１Ｋ（Ｃｕ）１１０．２１０
・・ レジスト１１１．２１１ ・−・メッキ
（Ｃｕ）３０７・・・スパッタ（Ｃｕ） Ｏｂ 第 ２ 円 もへ Ｓ−Ｊ二 ＼ノ 第 ３図
程の断面図。 第３図は、従来の半導体装置を示す断面図。 １０１．２０１．３０１・ ・Ｓｉ基板１０２．２０２
．３０２・・・二酸化珪素１０３．２０３．３０３・
・ＣＶＤ−Ｃｔ１１０４．２０４ − ・１１極
膜（Ｃｕ）１０５．２０５ ・・・レジスト１
０６．２０６ ・・・メッキ（Ｃｕ）３０４・・
・スパッタ（Ｃｕ ） １０７．２０７．３０５・・ 二酸化珪素１０８．２０
８．３０６ ＝ ・・ＣＶＤ−Ｃｕ１０９．２０９
・・ 電極１１Ｋ（Ｃｕ）１１０．２１０
・・ レジスト１１１．２１１ ・−・メッキ
（Ｃｕ）３０７・・・スパッタ（Ｃｕ） Ｏｂ 第 ２ 円 もへ Ｓ−Ｊ二 ＼ノ 第 ３図
Claims (1)
- 【特許請求の範囲】 ａ）半導体基板上に第一の絶縁膜を形成する工程と、 ｂ）前記第一の絶縁膜に、フォトエッチによつてコンタ
クト部を設ける工程と、 ｃ）ＣＶＤによって選択的に前記コンタクト部のみに第
一のＣｕを成長させる工程と、 ｄ）メッキ用の第一の電極膜として、前記第一のＣｕを
スパッタする工程と、 ｅ）第一のフォトレジストにより、前記第一の電極膜上
に所望のパターンを形成する工程と、 ｆ）前記第一の電極膜を電極としてメッキを行ない、前
記第一のフォトレジストが存在しない部分に、第一のメ
ッキ（Ｃｕ）膜を形成する工程と、 ｇ）前記第一のフォトレジストを除去する工程と、ｈ）
前記第一のメッキ膜をマスクとして、前記第一の電極膜
をエッチングする工程と、 ｉ）前記第一の絶縁膜及び前記第一のメッキ膜上に、第
二の絶縁膜を形成する工程と、 ｊ）前記第二の絶縁膜にフォトエッチによつて、ホール
部を設ける工程と、 ｋ）ＣＶＤによって選択的にホール部のみに第二のＣｕ
を成長させる工程と、 ｌ）メッキ用の第二の電極膜として、前記第二のＣｕを
スパッタする工程と、 ｍ）第二のフォトレジストにより、前記第二の電極膜上
に所望のパターンを形成する工程と、 ｎ）前記第二の電極膜を電極として、メッキを行ない、
前記第二のフォトレジストが存在しない部分に、第二の
メッキ（Ｃｕ）膜を形成する工程と、 ｏ）前記第二のフォトレジストを除去する工程と、 ｐ）前記第二のメッキ膜をマスクとして、前記第二の電
極膜をエッチングする工程を有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32807090A JPH04196465A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32807090A JPH04196465A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196465A true JPH04196465A (ja) | 1992-07-16 |
Family
ID=18206180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32807090A Pending JPH04196465A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196465A (ja) |
-
1990
- 1990-11-28 JP JP32807090A patent/JPH04196465A/ja active Pending
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