JPH04133426A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04133426A JPH04133426A JP25634390A JP25634390A JPH04133426A JP H04133426 A JPH04133426 A JP H04133426A JP 25634390 A JP25634390 A JP 25634390A JP 25634390 A JP25634390 A JP 25634390A JP H04133426 A JPH04133426 A JP H04133426A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
層間絶縁膜にコンタクトホールを形成する方法に関し。
コンタクトホールの位置精度を向上して微細パターンの
形成を容易にすることを目的とし。
形成を容易にすることを目的とし。
１）基板上に層間絶縁膜と導電膜とフォトレジスト膜を
順に被着し、該フォトレジスト膜をバターニングしてコ
ンタクトホール形成予定領域に開口を形成する工程と、
開口された該フォトレジスト膜をエツチングマスクにし
て該導電膜をエツチングし該導電膜に開口を形成する工
程と、該導電膜上に耐食刻膜を被着し、異方性エツチン
グにより核層間絶縁膜にコンタクトホールを形成する工
程とを有するように構成する。
順に被着し、該フォトレジスト膜をバターニングしてコ
ンタクトホール形成予定領域に開口を形成する工程と、
開口された該フォトレジスト膜をエツチングマスクにし
て該導電膜をエツチングし該導電膜に開口を形成する工
程と、該導電膜上に耐食刻膜を被着し、異方性エツチン
グにより核層間絶縁膜にコンタクトホールを形成する工
程とを有するように構成する。
２）前記導電膜がアルミニウム膜であるように構成する
。
。
３）前記導電膜上べの前記耐食刻膜の被着がタングステ
ンの選択成長により行われるように構成する。
ンの選択成長により行われるように構成する。
本発明は半導体装置の製造方法に係り、特に層間絶縁膜
にコンタクトホールを形成する方法に関する。
にコンタクトホールを形成する方法に関する。
近年、半導体装置の高集積化、微細化にともない層間絶
縁膜に開けるコンタクトホールの位置精度向上が要求さ
れる。
縁膜に開けるコンタクトホールの位置精度向上が要求さ
れる。
本発明はこの要求に対応した方法として利用できる。
第２図（ａ）、 （ｂ）は従来例によるコンタクトホー
ル形成を説明する断面図である。
ル形成を説明する断面図である。
第２図（ａ）において、基板１上に下層配線（例えば＾
１配線）２を形成し、その上を覆って基板上全面に層間
絶縁膜〔例えば気相成長（ＣＶＤ）による二酸化シリコ
ン（ＳｉＯｚ）］膜３を被着する。
１配線）２を形成し、その上を覆って基板上全面に層間
絶縁膜〔例えば気相成長（ＣＶＤ）による二酸化シリコ
ン（ＳｉＯｚ）］膜３を被着する。
次いで、基板上全面に厚く（例えば１１μｍ以上）レジ
スト膜４を被着し、電子ビーム露光によるパターニング
を行い開口５を形成する。
スト膜４を被着し、電子ビーム露光によるパターニング
を行い開口５を形成する。
第２図（ｂ）において、開口されたレジスト膜４をマス
クにして反応性イオンエツチング（ＲＩＥ）による異方
性エツチングによりコンタクトホール６を形成する。
クにして反応性イオンエツチング（ＲＩＥ）による異方
性エツチングによりコンタクトホール６を形成する。
この後１図示しないが、レジスト膜４を除去しコンタク
トホール６を覆って層間絶縁膜４上に上層配線が形成さ
れる。
トホール６を覆って層間絶縁膜４上に上層配線が形成さ
れる。
この際、電子ビーム露光によるコンタクトホールの形成
では、レジスト膜のチャージアップによる位置精度の低
下の問題がある。
では、レジスト膜のチャージアップによる位置精度の低
下の問題がある。
また、従来、層間絶縁膜のエツチングに際しては、エツ
チングによる膜の損傷を防ぐためレジスト膜を厚くする
傾向があった。
チングによる膜の損傷を防ぐためレジスト膜を厚くする
傾向があった。
レジスト膜が厚くなると解像度が低下してコンタクトホ
ールの位置精度が悪くなり、さらにレジスト膜のチャー
ジアップによる電子ビーム露光の位置ズレが大きくなり
位置精度の低下が問題となっている。
ールの位置精度が悪くなり、さらにレジスト膜のチャー
ジアップによる電子ビーム露光の位置ズレが大きくなり
位置精度の低下が問題となっている。
本発明はコンタクトホールの位置精度を向上して微細パ
ターンの形成を容易にすることを目的とする。
ターンの形成を容易にすることを目的とする。
上記課題の解決は。
■）基板上に層間絶縁膜と導電膜とフォトレジスト膜を
順に被着し、該フォトレジスト膜をパターニングしてコ
ンタクトホール形成予定領域に開口を形成する工程と、
開口された該フォトレジスト膜をエツチングマスクにし
て該導電膜をエツチングし該導電膜に開口を形成する工
程と、該導電膜上に耐食刻膜を被着し、異方性エツチン
グにより該層間絶縁膜にコンタクトホールを形成する工
程とを有する半導体装置の製造方法、あるいは２）前記
導電膜がアルミニウム膜であることを特徴とする前記ｌ
）記載の半導体装置の製造方法。
順に被着し、該フォトレジスト膜をパターニングしてコ
ンタクトホール形成予定領域に開口を形成する工程と、
開口された該フォトレジスト膜をエツチングマスクにし
て該導電膜をエツチングし該導電膜に開口を形成する工
程と、該導電膜上に耐食刻膜を被着し、異方性エツチン
グにより該層間絶縁膜にコンタクトホールを形成する工
程とを有する半導体装置の製造方法、あるいは２）前記
導電膜がアルミニウム膜であることを特徴とする前記ｌ
）記載の半導体装置の製造方法。
あるいは
３）前記導電膜上への前記耐食刻膜の被着がタングステ
ンの選択成長により行われることを特徴とする前記１）
あるいは２）記載の半導体装置の製造方法により達成さ
れる。
ンの選択成長により行われることを特徴とする前記１）
あるいは２）記載の半導体装置の製造方法により達成さ
れる。
本発明の過程によれば、層間絶縁膜上に薄いＡｌ膜と薄
いレジスト膜を順に被着しレジスト膜をパターニングし
ている。
いレジスト膜を順に被着しレジスト膜をパターニングし
ている。
この場合、レジストはＡ１エツチングに耐え得る厚さで
十分であり、 Ａｌの厚さを薄くすることによりレジス
ト膜を薄くすることができる。
十分であり、 Ａｌの厚さを薄くすることによりレジス
ト膜を薄くすることができる。
そのため、レジストの薄膜化とレジストの下に導電体で
あるＡ１膜を敷くことにより露光時のレジストのチャー
ジアップが減少する。
あるＡ１膜を敷くことにより露光時のレジストのチャー
ジアップが減少する。
また、レジストの薄膜化により露光の解像度が上がりコ
ンタクトホールの位置精度が上がる。
ンタクトホールの位置精度が上がる。
さらに９本発明は開口されたＡ１膜上にタングステン（
−）を選択成長することにより、耐エツチング性の高い
エツチングマスクとしてコンタクトホール形成のエツチ
ングに使用できることを利用したものである。
−）を選択成長することにより、耐エツチング性の高い
エツチングマスクとしてコンタクトホール形成のエツチ
ングに使用できることを利用したものである。
〔実施例］
第１図（ａ）〜（Ｃ）は本発明の一実施例によるコンタ
クトホール形成を説明する断面図である。
クトホール形成を説明する断面図である。
第１図（ａ）において、基板１上に下層配線として厚さ
１００００人のＡＩ配線２を形成し、その上を覆って基
板上全面に層間絶縁膜として厚さ１ｏｏｏｏ人のＣＶＤ
−５ｉＯ□膜３を被着する。
１００００人のＡＩ配線２を形成し、その上を覆って基
板上全面に層間絶縁膜として厚さ１ｏｏｏｏ人のＣＶＤ
−５ｉＯ□膜３を被着する。
次いで、スパッタまたはＣＶＤにより、基板上全面に極
めて薄い例えば厚さ１００人程程度Ａｌ膜７を被着する
。
めて薄い例えば厚さ１００人程程度Ａｌ膜７を被着する
。
次いで、基板上全面に厚さ０．３ μｍのレジスト膜４
を被着し、電子ビーム露光によるバターニングを行い開
口５を形成する。
を被着し、電子ビーム露光によるバターニングを行い開
口５を形成する。
この際のレジストは９例えばＣＭＲレジスト（ポジ）を
用いた。
用いた。
第１図（ｂ）において、開口されたレジスト膜４をマス
クにしてＡｌ膜７のエツチングを行いＡｌ膜７に開口８
を形成する。
クにしてＡｌ膜７のエツチングを行いＡｌ膜７に開口８
を形成する。
Ａｔのエツチング条件は１反応ガスとしてＣ１ｚ＋５ｉ
Ｃ１４を用い、これを０．０２ Ｔｏｒｒに減圧した雰
囲気中で１周波数１３．５６ ＭＨｚの電力を基板光た
り４０〇−印加する。
Ｃ１４を用い、これを０．０２ Ｔｏｒｒに減圧した雰
囲気中で１周波数１３．５６ ＭＨｚの電力を基板光た
り４０〇−印加する。
あるいは、エッチャントとしてＨＣＩまたはＫＯＨを用
いたウェットエツチングによる。
いたウェットエツチングによる。
次いで、レジスト膜４を除去し、 ＡＩ膜７上にのみ厚
さ１ｏｏｏｏ人の一膜９を選択成長する。
さ１ｏｏｏｏ人の一膜９を選択成長する。
−の選択成長は５反応ガスとしてＷＦ、と５ｉＣ１ａを
用い、これを０．０１５ Ｔｏｒｒに減圧した雰囲気中
で基板温度を２５０°Ｃにして反応ガスを基板上で熱分
解して行う。
用い、これを０．０１５ Ｔｏｒｒに減圧した雰囲気中
で基板温度を２５０°Ｃにして反応ガスを基板上で熱分
解して行う。
第１図（Ｃ）において、開口されたＡｌ膜７と一膜９を
マスクにして反応性イオンエツチング（ＲＩＥ）による
異方性エツチングによりＣＶＤ−５ｉｎ２膜３にコンタ
クトホール６を形成する。
マスクにして反応性イオンエツチング（ＲＩＥ）による
異方性エツチングによりＣＶＤ−５ｉｎ２膜３にコンタ
クトホール６を形成する。
５ｉＯｚのＲＩＥ条件は１反応ガスとしてＣＦ４＋ＣＨ
Ｆ３を用い、これをＱ、３ Ｔｏｒｒに減圧した雰囲気
中で。
Ｆ３を用い、これをＱ、３ Ｔｏｒｒに減圧した雰囲気
中で。
周波数１３．５６ ＭＨｚの電力を基板光たり４００
Ｗ印加する。
Ｗ印加する。
以上でコンタクトホールの形成を終わり、この後必要な
らば一膜９を除去し、上層ＡＩ配線を形成する。
らば一膜９を除去し、上層ＡＩ配線を形成する。
実施例では層間絶縁膜としてＣＶＤ−５ｉＯ□を使用し
ているが、 ＣＶＤ−ＰＳＧ（りん珪酸ガラス）を使用
する場合も本発明を適用することができる。
ているが、 ＣＶＤ−ＰＳＧ（りん珪酸ガラス）を使用
する場合も本発明を適用することができる。
また実施例では導電膜としてＡｌ膜を使用したが。
その他の金属膜であってもチャージアップは防止でき、
エツチングも条件を選べば容易に行うことができる。
エツチングも条件を選べば容易に行うことができる。
また、耐食刻膜の被着に−の選択成長を用いたが、層間
絶縁膜との間にエツチングの選択比がとれる物質であれ
ば−とは限らない。
絶縁膜との間にエツチングの選択比がとれる物質であれ
ば−とは限らない。
以上説明したように本発明によれば、コンタクトホール
の位置精度を向上し、微細パターンの形成を容易にする
ことが可能となった。
の位置精度を向上し、微細パターンの形成を容易にする
ことが可能となった。
第１図（ａ）〜（Ｃ）は本発明の一実施例によるコンタ
クトホール形成を説明する断面図 第２図（ａ）、 （ｂ）は従来例によるコンタクトホー
ル形成を説明する断面図である。 図において。 １は基板。 ２は下層配線でＡＩ配線。 ３は層間絶テＣＶＤ−５ｉＯｚ膜。 ４はレジスト膜。 ５はレジスト膜の開口。 ６はコンタクトホール。 ７はＡｌ膜。 ８はＡｌ膜の開口。 ９は−膜
クトホール形成を説明する断面図 第２図（ａ）、 （ｂ）は従来例によるコンタクトホー
ル形成を説明する断面図である。 図において。 １は基板。 ２は下層配線でＡＩ配線。 ３は層間絶テＣＶＤ−５ｉＯｚ膜。 ４はレジスト膜。 ５はレジスト膜の開口。 ６はコンタクトホール。 ７はＡｌ膜。 ８はＡｌ膜の開口。 ９は−膜
Claims (1)
- 【特許請求の範囲】 １）基板上に層間絶縁膜と導電膜とフォトレジスト膜を
順に被着し、該フォトレジスト膜をパターニングしてコ
ンタクトホール形成予定領域に開口を形成する工程と、 開口された該フォトレジスト膜をエッチングマスクにし
て該導電膜をエッチングし該導電膜に開口を形成する工
程と、 該導電膜上に耐食刻膜を被着し、異方性エッチングによ
り該層間絶縁膜にコンタクトホールを形成する工程とを
有することを特徴とする半導体装置の製造方法。 ２）前記導電膜がアルミニウム膜であることを特徴とす
る請求項１記載の半導体装置の製造方法。 ３）前記導電膜上への前記耐食刻膜の被着がタングステ
ンの選択成長により行われることを特徴とする請求項１
あるいは２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25634390A JPH04133426A (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25634390A JPH04133426A (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133426A true JPH04133426A (ja) | 1992-05-07 |
Family
ID=17291361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25634390A Pending JPH04133426A (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129850A (ja) * | 1995-10-18 | 1997-05-16 | Lg Semicon Co Ltd | 半導体素子の高誘電率キャパシター及びその製造方法 |
-
1990
- 1990-09-26 JP JP25634390A patent/JPH04133426A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129850A (ja) * | 1995-10-18 | 1997-05-16 | Lg Semicon Co Ltd | 半導体素子の高誘電率キャパシター及びその製造方法 |
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