JPH05259132A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05259132A JPH05259132A JP5301992A JP5301992A JPH05259132A JP H05259132 A JPH05259132 A JP H05259132A JP 5301992 A JP5301992 A JP 5301992A JP 5301992 A JP5301992 A JP 5301992A JP H05259132 A JPH05259132 A JP H05259132A
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- Japan
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- contact hole
- film
- insulating film
- sog
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- ing And Chemical Polishing (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体素子製造におけるコンタクト
ホールの形成方法に関し，コンタクトホールの形状制御
が容易に行え，且つ，配線材料のカバレッジが良く，低
い接触抵抗を有するコンタクトホールを形成することを
目的とする。 【構成】 半導体基板の下地導電層１上の絶縁膜２にレ
ジスト膜３をマスクとして, 異方性エッチングにより下
地絶縁層１に達するコンタクトホール５を開口する工程
と，絶縁膜２上のレジスト膜３を除去し, コンタクトホ
ール５内にＳＯＧ６を塗布する工程と, 絶縁膜３をスパ
ッタエッチングして, コンタクトホール５の上縁部にテ
ーパーを形成する工程と, 絶縁膜３内のＳＯＧ６を除去
し, 絶縁膜３上にコンタクトホール５を導電膜８により
被覆する工程とを含むように構成する。
ホールの形成方法に関し，コンタクトホールの形状制御
が容易に行え，且つ，配線材料のカバレッジが良く，低
い接触抵抗を有するコンタクトホールを形成することを
目的とする。 【構成】 半導体基板の下地導電層１上の絶縁膜２にレ
ジスト膜３をマスクとして, 異方性エッチングにより下
地絶縁層１に達するコンタクトホール５を開口する工程
と，絶縁膜２上のレジスト膜３を除去し, コンタクトホ
ール５内にＳＯＧ６を塗布する工程と, 絶縁膜３をスパ
ッタエッチングして, コンタクトホール５の上縁部にテ
ーパーを形成する工程と, 絶縁膜３内のＳＯＧ６を除去
し, 絶縁膜３上にコンタクトホール５を導電膜８により
被覆する工程とを含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体素子製造におけ
るコンタクトホールの形成方法に関する。近年，半導体
素子の高集積化，超微細化にともない，多層配線形成に
おけるコンタクトホールの高アスペクト比化が進んでい
る。
るコンタクトホールの形成方法に関する。近年，半導体
素子の高集積化，超微細化にともない，多層配線形成に
おけるコンタクトホールの高アスペクト比化が進んでい
る。
【０００２】この為，電極配線膜のカバレッジが良く，
低い接触抵抗を示すコンタクトホールの形成は技術的に
非常に難しくなっている。従って，低い接触抵抗を有
し，且つ，電極配線膜のカバレッジの良いコンタクトホ
ールの形成技術を開発する必要がある。
低い接触抵抗を示すコンタクトホールの形成は技術的に
非常に難しくなっている。従って，低い接触抵抗を有
し，且つ，電極配線膜のカバレッジの良いコンタクトホ
ールの形成技術を開発する必要がある。
【０００３】
【従来の技術】図３は従来例の説明図である。図におい
て，20は半導体基板, 21は下地導電膜, 22は絶縁膜, 23
はレジスト膜, 24はエッチング種, 25はコンタクトホー
ル, 26は配線膜である。
て，20は半導体基板, 21は下地導電膜, 22は絶縁膜, 23
はレジスト膜, 24はエッチング種, 25はコンタクトホー
ル, 26は配線膜である。
【０００４】従来技術のコンタクトホールでは，図３
（ａ）に示すように，レジスト膜23をマスクとして, 垂
直なコンタクトホール25を異方性ドライエッチグにより
形成した後, 図３（ｂ）に示すように，配線膜26を被覆
し, パターニングして配線を形成していたが, 配線膜26
のコンタクトホール25内でのカバレッジが悪く，配線膜
26の極端に薄い所ができて, 良好なコンタクトが得られ
なかった。
（ａ）に示すように，レジスト膜23をマスクとして, 垂
直なコンタクトホール25を異方性ドライエッチグにより
形成した後, 図３（ｂ）に示すように，配線膜26を被覆
し, パターニングして配線を形成していたが, 配線膜26
のコンタクトホール25内でのカバレッジが悪く，配線膜
26の極端に薄い所ができて, 良好なコンタクトが得られ
なかった。
【０００５】この問題を解決する手法として，図３
（ｃ）に示すように，先ず，レジスト膜23をマスクとし
て, 絶縁膜22の途中まで, 等方性のエッチングを行い,
続いて,図３（ｄ）に示すように，レジスト膜22をマス
クとして, コンタクトホール25の下部を異方性のエッチ
ングを併用して形成し，杯状のコンタクトホール25を形
成する方法が一般に知られている。
（ｃ）に示すように，先ず，レジスト膜23をマスクとし
て, 絶縁膜22の途中まで, 等方性のエッチングを行い,
続いて,図３（ｄ）に示すように，レジスト膜22をマス
クとして, コンタクトホール25の下部を異方性のエッチ
ングを併用して形成し，杯状のコンタクトホール25を形
成する方法が一般に知られている。
【０００６】この方法では，図３（ｅ）に示すように，
配線膜26のカバレッジは若干改善されるが，コンタクト
ホール25の形状制御が困難であり，図に示すように，場
所によってはやはり配線膜26が薄くなったり, 断線等が
起こる恐れがある。
配線膜26のカバレッジは若干改善されるが，コンタクト
ホール25の形状制御が困難であり，図に示すように，場
所によってはやはり配線膜26が薄くなったり, 断線等が
起こる恐れがある。
【０００７】
【発明が解決しようとする課題】従って，コンタクトホ
ールの形状不良のために，配線の切れかかり等，半導体
素子の信頼性低下を招く問題点を生じていた。
ールの形状不良のために，配線の切れかかり等，半導体
素子の信頼性低下を招く問題点を生じていた。
【０００８】本発明は，以上の点を鑑み，コンタクトホ
ールの形状制御が容易に行え，且つ，電極配線膜のカバ
レッジが良く，低い接触抵抗を有するコンタクトホール
を形成することを目的として提供される。
ールの形状制御が容易に行え，且つ，電極配線膜のカバ
レッジが良く，低い接触抵抗を有するコンタクトホール
を形成することを目的として提供される。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は下地導電層，２は絶縁膜，
３はレジスト膜，４はエッチング種，５はコンタクトホ
ール，６はＳＯＧ，７はArイオン, ８は導電膜，９はエ
ッチング残渣である。
図である。図において，１は下地導電層，２は絶縁膜，
３はレジスト膜，４はエッチング種，５はコンタクトホ
ール，６はＳＯＧ，７はArイオン, ８は導電膜，９はエ
ッチング残渣である。
【００１０】図１により，問題点を解決するための手段
を示す。上記の問題点は，以下の方法により，コンタク
トホールを形成することで解決できる。
を示す。上記の問題点は，以下の方法により，コンタク
トホールを形成することで解決できる。
【００１１】図１に本発明のプロセスフローを示す。パ
ターニングされたレジスト膜３をマスクとして，コンタ
クトホール５を異方性ドライエッチングにより絶縁膜２
に形成した後，レジスト膜３を除去する。
ターニングされたレジスト膜３をマスクとして，コンタ
クトホール５を異方性ドライエッチングにより絶縁膜２
に形成した後，レジスト膜３を除去する。
【００１２】この状態でスピン・オン・グラス（ＳＯ
Ｇ）６をコンタクトホール５内に塗布する。続いて全面
をアルゴン(Ar)イオン７によりスパッタエッチングする
ことで，コンタクトホール５の上端部がエッチングされ
てテーパ形状となる。その後コンタクトホール５の下部
に残ったＳＯＧ６を除去し，導電膜８を被覆する。
Ｇ）６をコンタクトホール５内に塗布する。続いて全面
をアルゴン(Ar)イオン７によりスパッタエッチングする
ことで，コンタクトホール５の上端部がエッチングされ
てテーパ形状となる。その後コンタクトホール５の下部
に残ったＳＯＧ６を除去し，導電膜８を被覆する。
【００１３】即ち，本発明の目的は，図１（ａ）に示す
ように，半導体基板の下地導電層１上の絶縁膜２にレジ
スト膜３をマスクとして, 異方性エッチングにより該下
地導電層１に達するコンタクトホール５を開口する工程
と，図１（ｂ）に示すように，該絶縁膜２上の該レジス
ト膜３を除去し, 該コンタクトホール５内にスピン・オ
ン・グラス６を塗布する工程と,図１（ｃ）に示すよう
に，該絶縁膜３をスパッタエッチングして, 該コンタク
トホール５の上縁部にテーパーを形成する工程と,図１
（ｄ）に示すように，該絶縁膜３内のスピン・オン・グ
ラス６を除去し,該絶縁膜３上にコンタクトホール５を
導電膜８により被覆する工程とを含むことにより達成さ
れる。
ように，半導体基板の下地導電層１上の絶縁膜２にレジ
スト膜３をマスクとして, 異方性エッチングにより該下
地導電層１に達するコンタクトホール５を開口する工程
と，図１（ｂ）に示すように，該絶縁膜２上の該レジス
ト膜３を除去し, 該コンタクトホール５内にスピン・オ
ン・グラス６を塗布する工程と,図１（ｃ）に示すよう
に，該絶縁膜３をスパッタエッチングして, 該コンタク
トホール５の上縁部にテーパーを形成する工程と,図１
（ｄ）に示すように，該絶縁膜３内のスピン・オン・グ
ラス６を除去し,該絶縁膜３上にコンタクトホール５を
導電膜８により被覆する工程とを含むことにより達成さ
れる。
【００１４】
【作用】本発明では，Arイオン７により，絶縁膜２のス
パッタエッチングを行うことで，コンタクトホール５の
上縁部にテーパーが形成され，電極配線膜８のカバレッ
ジを改善することができる。
パッタエッチングを行うことで，コンタクトホール５の
上縁部にテーパーが形成され，電極配線膜８のカバレッ
ジを改善することができる。
【００１５】また，図１（ｅ）に示すように，コンタク
トホール５の上縁部をそのままArイオン７でスパッタエ
ッチングすると, コンタクトホール５の上縁部はテーパ
ー形状となるが, 図１（ｆ）に示すように，スパッタ時
の析出物がコンタクトホール５の側壁や底部に堆積する
問題がある。
トホール５の上縁部をそのままArイオン７でスパッタエ
ッチングすると, コンタクトホール５の上縁部はテーパ
ー形状となるが, 図１（ｆ）に示すように，スパッタ時
の析出物がコンタクトホール５の側壁や底部に堆積する
問題がある。
【００１６】本発明によるＳＯＧ６の塗布は, このArイ
オン７による絶縁膜３のスパッタエッチング中に発生す
る絶縁膜３のエッチング残渣９等の析出物の付着を防ぐ
働きをする。
オン７による絶縁膜３のスパッタエッチング中に発生す
る絶縁膜３のエッチング残渣９等の析出物の付着を防ぐ
働きをする。
【００１７】従って，本発明のＳＯＧ塗布とArスパッタ
エッチングを併用することにより電極配線膜のカバレッ
ジが良く，且つ，低い接触抵抗が得られるコンタクトホ
ールを形成できる。
エッチングを併用することにより電極配線膜のカバレッ
ジが良く，且つ，低い接触抵抗が得られるコンタクトホ
ールを形成できる。
【００１８】
【実施例】図２は本発明の一実施例の工程順模式断面図
である。図において，10はSi基板, 11は下層Al配線膜,
12はSiO2膜, 13はレジスト膜,14はエッチング種, 15は
コンタクトホール, 16はＳＯＧ，17はArイオン, 18は上
層Al配線膜, 19はエッチング残渣である。
である。図において，10はSi基板, 11は下層Al配線膜,
12はSiO2膜, 13はレジスト膜,14はエッチング種, 15は
コンタクトホール, 16はＳＯＧ，17はArイオン, 18は上
層Al配線膜, 19はエッチング残渣である。
【００１９】図２（ａ）に示すように，シリコン(Si)基
板10上に，導電性膜として，スパッタ法により形成され
た１μｍの厚さの下地アルミニウム(Al)配線膜11上に
は, ＣＶＤ法により,5,000Åの厚さに二酸化シリコン(S
iO2)膜12が形成されている。
板10上に，導電性膜として，スパッタ法により形成され
た１μｍの厚さの下地アルミニウム(Al)配線膜11上に
は, ＣＶＤ法により,5,000Åの厚さに二酸化シリコン(S
iO2)膜12が形成されている。
【００２０】このSiO2膜12に，パターニングされたレジ
スト膜13をマスクとして, 異方性ドライエッチングによ
り, 下地Al配線膜11に達する０.4μｍ径のコンタクトホ
ール15を開口する。エッチング条件は，エッチング種14
として三弗化メタン(CHF3)40sccm, 四弗化炭素(CF3)40s
ccm, キャリアガスとしてAr 500sccmをドライエッチン
グ装置のチャンバ内に導入し, 真空度２Torr, RF周波数
400kHz, 出力 500Ｗで行う。
スト膜13をマスクとして, 異方性ドライエッチングによ
り, 下地Al配線膜11に達する０.4μｍ径のコンタクトホ
ール15を開口する。エッチング条件は，エッチング種14
として三弗化メタン(CHF3)40sccm, 四弗化炭素(CF3)40s
ccm, キャリアガスとしてAr 500sccmをドライエッチン
グ装置のチャンバ内に導入し, 真空度２Torr, RF周波数
400kHz, 出力 500Ｗで行う。
【００２１】図２（ｂ）に示すように，SiO2膜12上のレ
ジスト膜13を除去した後, Si基板10全面に 1,000ÅのＳ
ＯＧ膜16を塗布する条件でスピナー塗布を行うと, コン
タクトホール15内にのみ約 4,000Åの厚さにＳＯＧ16の
液が満たされる。
ジスト膜13を除去した後, Si基板10全面に 1,000ÅのＳ
ＯＧ膜16を塗布する条件でスピナー塗布を行うと, コン
タクトホール15内にのみ約 4,000Åの厚さにＳＯＧ16の
液が満たされる。
【００２２】図２（ｃ）に示すように，Arガス600sccm
をプラズマスパッタ装置のチャンバ内に導入し, 真空度
500mTorr, RF周波数400kHz, 出力 500Ｗで２分間，Arイ
オン17によるSiO2膜12のスパッタエッチングを行うと,
ＳＯＧ16も目減りするが, コンタクトホール15の上縁部
がテーパー形状にエッチングされる。
をプラズマスパッタ装置のチャンバ内に導入し, 真空度
500mTorr, RF周波数400kHz, 出力 500Ｗで２分間，Arイ
オン17によるSiO2膜12のスパッタエッチングを行うと,
ＳＯＧ16も目減りするが, コンタクトホール15の上縁部
がテーパー形状にエッチングされる。
【００２３】図２（ｄ）に示すように，SiO2膜12内に残
っているＳＯＧ16を, 希弗酸(HF)で除去すると, その表
面のSiO2膜12のスパッタエッチングの残渣19も同時に除
去される。
っているＳＯＧ16を, 希弗酸(HF)で除去すると, その表
面のSiO2膜12のスパッタエッチングの残渣19も同時に除
去される。
【００２４】続いて, 上層の電極配線膜となるAl膜18を
スパッタ法により，コンタクトホール15を埋めてSi基板
10全面に被覆し, パターニングして, 半導体素子の配線
形成を完了する。
スパッタ法により，コンタクトホール15を埋めてSi基板
10全面に被覆し, パターニングして, 半導体素子の配線
形成を完了する。
【００２５】
【発明の効果】以上説明したように，本発明によれば，
アルゴンスパッタエッチングとＳＯＧ塗布を併用してコ
ンタクトホールを形成することにより，配線材料のカバ
レッジを改善し，接触抵抗を低減するという効果を奏
し，半導体素子の信頼性向上に寄与するところが大き
い。
アルゴンスパッタエッチングとＳＯＧ塗布を併用してコ
ンタクトホールを形成することにより，配線材料のカバ
レッジを改善し，接触抵抗を低減するという効果を奏
し，半導体素子の信頼性向上に寄与するところが大き
い。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図３】 従来例の説明図
図において， １ 下地導電層 ２ 絶縁膜 ３ レジスト膜 ４ エッチング種 ５ コンタクトホール ６ ＳＯＧ ７ Arイオン ８ 導電膜 ９ エッチング残渣 10 Si基板 11 下層Al配線膜 12 SiO2膜 13 レジスト膜 14 エッチング種 15 コンタクトホール 16 ＳＯＧ 17 Arイオン 18 上層Al配線膜 19 エッチング残渣
Claims (1)
- 【請求項１】 半導体基板の下地導電層(1) 上の絶縁膜
(2) にレジスト膜(3) をマスクとして, 異方性エッチン
グにより該下地絶縁層(1) に達するコンタクトホール
(5) を開口する工程と，該絶縁膜(2) 上の該レジスト膜
(3) を除去し, 該コンタクトホール(5) 内にスピン・オ
ン・グラス(6) を塗布する工程と,該絶縁膜(3) をスパ
ッタエッチングして, 該コンタクトホール(5) の上縁部
にテーパーを形成する工程と,該絶縁膜(3) 内のスピン
・オン・グラス(6) を除去し, 該絶縁膜(3) 上にコンタ
クトホール (5) を導電膜(8) により被覆する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301992A JPH05259132A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301992A JPH05259132A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259132A true JPH05259132A (ja) | 1993-10-08 |
Family
ID=12931194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5301992A Withdrawn JPH05259132A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188217A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
| US6699790B2 (en) | 2001-01-05 | 2004-03-02 | Samsung Electronics Co., Ltd. | Semiconductor device fabrication method for filling high aspect ratio openings in insulators with aluminum |
-
1992
- 1992-03-12 JP JP5301992A patent/JPH05259132A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188217A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
| US6699790B2 (en) | 2001-01-05 | 2004-03-02 | Samsung Electronics Co., Ltd. | Semiconductor device fabrication method for filling high aspect ratio openings in insulators with aluminum |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |