KR920000630B1

KR920000630B1 - 반도체장치 제조방법

Info

Publication number: KR920000630B1
Application number: KR1019880005982A
Authority: KR
Inventors: 최규현; 이형섭; 육태윤
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1988-05-20
Filing date: 1988-05-20
Publication date: 1992-01-17
Also published as: KR890017778A

Abstract

내용 없음.

Description

반도체장치 제조방법

제1a도 내지 제1f도는 종래 기술에 의한 제조공정 단면도.

제2a도 내지 제2h도는 본 발명을 실시하기 위한 제조공정의 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1,10 : Si기판 2,20 : 게이트 절연막

3,30 : 게이트 4,40 : 절연막

5,50 : 제1메탈층 6,60 : SiO₂막

7,90 : 포토레지스트 70,70a : Si₃N₄막 및 스페이서

8,80,100 : 층간절연막

본 발명은 더블메탈(double metal)을 사용하는 반도체장치 제조방법에 관한 것으로, 특히 더블메탈의 평탄화공정에 있어서 접촉(contact)부분과 그외의 스탭커버리지(step coverage)때문에 생기는 공간부(void)를 제거하고 스탭커버리지의 향상을 위해 접촉부분의 제1메탈층을 네가티브슬로프(negative slope)형태에서 포지티브슬로 프(positive slope)형태로 형성하여 줌으로써 공간부(void)의 생성을 방지하고 제2메탈층의 스탭커버리지를 향상할 수 있도록 한 반도체장치 제조방법에 관한 것이다.

일반적으로 반도체장치의 더블메탈 평탄화공정은 제1a도에 도시한 바와같이 Si기판(1)상에 게이트절연막(2)을 성장한 후 사진식각공정에 의해 게이트(3)를 형성한 후 제1메탈층(5)과의 절연을 위한 절연막(4)을 침적한 후 접촉(contact)공정을 거쳐 접촉영역(contact area; CA)을 만든후 제1메탈층(5)을 증착한 다음 포토리소 그래피 (photolithograph)공정을 실시하여 패턴을 형성한 후 제1b도와 같이 제1메탈 층(5)과 제2메탈층을 절연시키기 위해 SiO₂절연막(6)을 침적한 후, 제1c도에 도시한 바와같이 포토레지스트(또는 SOG; Silicon On Glass; 7)를 도포시킨 다음, 제1d도와 같이 포토레지스트(7)를 상기 절연막(6)의 일부분이 드러나도록 절연막(6)의 아래부분까지 식각한 다음 제1e도와 같이 포토레지스트(7)와 절연막(6)의 선택비를 1 : 1로 하여 엣치백(etchback)한 후, 제1f도에 도시한 바와같이 남아있는 상기 포토레지스트(7)를 제거한 후 제1메탈층(5)과 제2메탈층을 절연시키기 위해 층간절연막(8)을 침적한다. 그리고 최종적으로 제2메탈층을 상기 층간절연막(8)상에 형성하게 된다. 그러나 이와같은 공정에 의하여 평탄화 된 반도체는 제1메탈층과 제2메탈층 사이의 간격이 좁고 스텝(step)의 차가 심한 경우에는 엣치백후에도 평탄화가 잘 이루어지지 않으며 메탈의 스탭커버리지 때문에 제1g도에서처럼 접촉사이즈(contact size)가 작아짐에 따라 스탭커버리지가 나빠져 접촉영역(CA)부분의 제1메탈층(5)이 네가티브슬로프형태로 형성되어 인터레이어(Inter layer)침적시에 제1f도에서와 같은 공간부에 제1메탈층(5)과 절연막(6)사이에 생기게 되어 생산성이 저하되며 소자의 신뢰성도 떨어지게 된다.

따라서, 본 발명은 제1메탈층과 제2메탈층 사이 간격이 좁고 스탭의 차가 심하여 평탄화 공정후 제1메탈층이 네가티브슬로프형태로 형성됨으로 인해 이후 공정인 층간절연막 침적시 공간부가 생성되는 종래 반도체장치 제조방법이 갖는 제반 결점을 해결하기 위해 안출한 것으로, 접촉영역이 제1메탈층을 네가티브슬로프 형태에서 포지티브슬로프형태로 형성하여 차후 공정에서 공간부가 형성되는 것을 막고 제2메탈층의 스탭커버리지를 향상시킬 수 있는 반도체장치 제조방법을 제공하는데 그 목적이 있다.

이하 첨부된 도면을 참조하여 본 발명 반도체 제조방법 및 효과에 대해 상세히 설명하면 다음과 같다.

먼저, 제2a도에 도시한 바와같이 Si기판(10)상에 게이트절연막(20)을 성장한 후 사진공정에 의해 게이트(30)를 형성하고 제1메탈층(50)과의 절연을 위한 절연막( 40)을 형성한 후 접촉공정을 거쳐 접촉영역(CA)을 만든 다음 제1메탈층(50)을 증착한 후 포토리소그래피공정을 거쳐 패턴을 형성한 후 제2b도 및 제2c도와 같이 SiO₂절연막(60)과 Si₃N₄막(70)을 차례로 침적하며, 제2d도에서 도시한 바와같이 반응성이온 엣칭(reactive ion etching)방법으로 엣치백을 한 후 등방성 식각으로 오우버에칭 (overetching)을 진행하여 스페이서(70a)를 형성함으로써 상기 제1메탈층(50)과 제2메탈층과의 완전한 절연을 얻기 위해 상기 절연막(60)과 같은 재질의 층간절연막 (80)을 형성하고 포토레지스트(90)를 도포한 후, 제2f도와 같이 상기 포토레지스 트(90)를 층간절연막(80)의 일부가 드러나도록 아랫부분까지 식각하고, 제2g도와 같이 포토레지스트(90)와 층간절연막(80)의 선택비를 1 : 1로 하여 식각한다.

상기 상태에서 제2h도와 같이 제1메탈층(50)과 제2메탈층의 절연을 위해 다시 층간절연막(100)을 침적하고 상기 층간절연막(100)위에 제2메탈층을 형성하게 된다.

상기에 설명한 바와같은 본 발명 반도체장치 제조방법은 제1메탈층위에 절연막을 침적한 후 Si₃N₄막을 스페이서 형태로만 형성하므로 층간절연막으로서의 작용을 하지 않아 제1메탈층과 층간절연막 사이의 스트레스를 제거하게 되며 메틸표면이 스페이서 형성고정 동안 드러나지 않게 되어 메탈층이 오염되는 것을 막을 수 있음을 물론 메탈표면에 발생되는 손상을 제거할 수 있으며, 제1메탈층 형성후 스페이서에 의해 제1메탈층 부분이 네가티브슬로프에서 포지티브슬로프 형태로 변하기 때문에 층간절연막 침적후에도 포지티브슬로프형태를 유지하여 엣치백 평탄화가 용이하게 되어 차후 침적하는 제2메탈층의 스탭커버리지 향상과 접촉부분에서 공간부가 형성되는 것을 제거함으로서 소자의 신뢰성 및 수율을 향상시킬 수 있다.

Claims

반도체장치의 더블메탈평탄화공정에 있어서, 기판(10)상에 게이트절연막(20)을 성장한 후 사진공정에 의해 게이트(30)를 형성하며 제1메탈층과의 절연을 위한 절연막(40)을 형성하고 접촉공정을 거쳐 접촉영역(CA)을 만든 다음 제1메탈층(50)을 식각한 후 절연막(60) 및 질화막(70)을 차례로 침적하고 상기 질화막(70)을 오우버에칭(over etching)하여 스페이서(70a)를 형성하며 상기 제1메탈층(50)과 제2메탈층을 절연시키기 위해 층간절연막(80)을 형성하고 포토레지스트(90)를 도포한 후 상기 포토레지스트(90)와 층간절연막(80)의 선택비를 1 : 1로 하여 식각한 후 상기 제1메탈층(50)과 제2메탈층의 절연을 위해 층간절연막(100)을 침적하는 공정으로 이루어짐을 특징으로 하는 반도체장치 제조방법.
제1항에 있어서, 상기 스페이서(70a)는 제1메탈층(50)상에 절연막(60) 및 질화막(70)등의 다층막을 침적한 후 반응성이온 엣칭(reactive ion etching)방법으로 엣치백을 한 후 등방성식각으로 상기 질화막(70)을 오우버에칭(over etching)하여 형성함을 특징으로 하는 반도체장치 제조방법.