KR100367695B1 - 반도체소자의비아콘택형성방법 - Google Patents

반도체소자의비아콘택형성방법 Download PDF

Info

Publication number
KR100367695B1
KR100367695B1 KR1019950018893A KR19950018893A KR100367695B1 KR 100367695 B1 KR100367695 B1 KR 100367695B1 KR 1019950018893 A KR1019950018893 A KR 1019950018893A KR 19950018893 A KR19950018893 A KR 19950018893A KR 100367695 B1 KR100367695 B1 KR 100367695B1
Authority
KR
South Korea
Prior art keywords
hard mask
via contact
forming
thin film
insulating film
Prior art date
Application number
KR1019950018893A
Other languages
English (en)
Other versions
KR970003515A (ko
Inventor
김종철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950018893A priority Critical patent/KR100367695B1/ko
Publication of KR970003515A publication Critical patent/KR970003515A/ko
Application granted granted Critical
Publication of KR100367695B1 publication Critical patent/KR100367695B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Abstract

본 발명은 반도체 소자의 비아 콘택 형성방법에 관한 것으로, 반도체 소자의 다층금속 배선을 제조하는 공정 중, 반도체 기판상부에 형성된 제 1 금속막과 제 2 금속막간의 연결을 위한 비아 콘택홀 형성 시, 콘택홀 형성을 위한 감광막을 도포하기 전 단계에서 Si3N4박막을 도포하여 비아 콘택 형성 공정에서 감광막을 제거하기 위한 사용되는 O2플라즈마에 의해 SOG 막이 수축되는 것을 방지함으로써 SOG 막의 수축현상으로 인한 제 2 금속의 증착 불량 및 단선과 콘택 프로파일의 열화를 방지하여 우수한 비아 콘택홀의 프로파일을 확보함과 아울러, 제 2 금속 증착의 공정마진을 확보하여 반도체 소자 제조 수율을 향상시킬 수 있다.

Description

반도체 소자의 비아 콘택 형성방법
본 발명은 반도체소자의 비아 콘택(Via Contact) 형성방법에 관한 것으로, 특히 반도체 소자의 다층금속 배선을 제조하는 공정 중, 반도체 기판상부에 형성된 제1 금속배선과 제 2 금속배선 간의 연결을 위한 비아 콘택홀 형성 시, 콘택홀 형성을 위한 감광막을 도포하기 전에 Si3N4막을 도포하여 비아 콘택 형성 공정에서SOG막이 산소플라즈마에 의해 노출되는 것을 방지함으로써 SOG막의 수축현상으로 인한 제 2금속층의 증착 불량 및 단선과 콘택 프로파일의 열화를 방지하여 우수한 비아 콘택홀의 프로파일을 확보함과 아울러, 제 2 금속층 증착의 공정마진을 확보할 수 있는 반도체 소자의 비아 콘택홀 형성방법에 관한 것이다.
종래의 비아 콘택홀의 제조공정에 대해 첨부한 도면을 참조하여 살펴보기로 한다.
제 1A 도 내지 제 1D 도는 종래의 기술에 따른 비아 콘택홀의 제조 공정도이다.
먼저, 소정의 하부구조물이 구비되는 반도체기판(도시안됨) 상부에 제1금속배선(1)을 형성한다.
다음, 전체표면 상부에 제1층간절연막(2)을 증착한 후, 상기 제1층간절연막(2)의 상부에 평탄화 절연막(3) 예컨데, SOG(Spin On Glass)막을 도포한다.
그 다음, 전체 상부에 제2층간절연막(4)을 형성하고, 제2층간절연막(4)의 상부에 비아 콘택으로 예정되는 부분을 노출시키는 감광막 패턴(5)을 형성한다.
다음, 상기 감광막 패턴(5)을 식각마스크로 이용하여 상기 제2층간절연막(4)을 습식식각방법으로 등방성 식각한다. (제 1A 도 참조)
그 다음, 계속하여 상기 평탄화 절연막(3)과 제1층간절연막(2)을 건식식각방법으로 이방성 식각함으로써 상기 제1금속배선(1)을 노출시키는 비아 콘택홀(10)을 형성한다. (제 1B 도 참조)
다음, 상기 감광막 패턴(5)을 O2플라즈마를 사용한 건식식각방법으로 제거한다. 이때, 상기 감광막 패턴(5)을 제거하기 위해 사용되는 O2플라즈마에 의해 비아 콘택홀(10) 측면의 평탄화 절연막(3)이 산화되어, 제 1C 도에 도시된 바와 같이 횡방향으로 수축(Loss)되는 현상이 발생된다.(제 1C 도 참조)
그 후, 전체 상부에 제2금속층(6)을 증착하여 비아 콘택홀(10)을 매립시킨다. 이때, 상기 제 1C 도의 공정에서 비아 콘택홀(10) 측면부의 평탄화 절연막(3)인 SOG막이 횡방향으로 수축되어 제2금속층(6)의 증착 특성(Step coverage)을 심하게 열화시키게 되고 이로 인해 제2금속층(6)이 단선이 되는 경우가 발생하게 된다.
또한, 상기 비아 콘택홀(10)의 사이즈가 점점 작아짐에 따라 제2금속층(6)의 증착 특성을 확보하기 위한 콘택홀의 프로파일 여유가 줄어드는 문제점이 있다. (제 1D도 참조)
따라서, 본 발명은 상기의 문제점을 해결하기 위한 것으로, 제2층간절연막 상부에 하드마스크로 사용되는 Si3N4막을 증착한 후, 상기 Si3N4막을 콘택 마스크로 사용하도록 함으로써 종래의 콘택홀 프로파일보다 우수한 프로파일을 얻고 이로 인해 제1금속배선과의 접촉면적을 확보하여 제2금속층의 증착 특성 및 콘택 저항을 개선할 수 있는 반도체 소자의 비아 콘택 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 소자의 비아 콘택 형성방법에 있어서,
소정의 하부구조물이 구비되는 반도체기판 상부에 제1금속배선을 형성하는단계와,
전체표면 상부에 제1층간절연막, 평탄화 절연막 및 제2층간절연막을 순차적으로 형성하는 단계와,
상기 제2층간절연막 상부에 하드마스크용 박막을 증착하는 단계와,
비아 콘택 마스크를 이용한 사진식각공정으로 상기 하드마스크용 박막을 패터닝하여 하드마스크용 박막 패턴을 형성하는 단계와,
상기 하드마스크용 박막 패턴을 식각마스크로 상기 제2층간절연막을 등방성 식각하는 단계와,
상기 하드마스크용 박막 패턴을 식각마스크로 상기 평탄화 절연막 및 제1층간절연막을 이방성 식각하여 비아 콘택홀을 형성하되, 상기 이방성식각공정 시 상기 하드마스크용 박막 패턴이 제거되는 단계와,
상기 비아 콘택홀을 통하여 상기 제1금속배선에 접속되는 제2금속배선을 형성하는 단계를 구비함에 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세한 설명을 하기로 한다.
제 2A 도 내지 제 2D 도는 본 발명에 따른 반도체 소자의 비아 콘택 제조공정도이다.
먼저, 소정의 하부구조물이 구비되는 반도체기판(도시안됨) 상부에 제1금속배선(21)을 형성한다.
다음, 전체표면 상부에 제1층간절연막(22)과 평탄화 절연막(23) 및 제2층간절연막(24)을 차례로 형성한다. 이때, 상기 제1층간절연막(22)과 제2층간절연막(24)은 산화막으로 형성되고, 상기 평탄화 절연막(23)은 SOC막으로 형성된 것이다.
다음, 상기 제2층간절연막(24)의 상부에 제1층간절연막(22) 보다 두께가 얇은 하드마스크용 박막(25)을 형성한다. 이때, 상기 하드마스크용 박막(25)은 500℃ 이하의 온도에서 SiH4와 NH3가스를 사용하여 플라즈마를 이용한 CVD(Chemical Vapor Deposition) 방법으로 형성되는 Si3N4막이고, 상기 Si3N4막은 후속공정에서 제1층간절연막(22)과의 식각 선택비를 고려하여 800Å∼1200Å 두께로 형성된다.
다음, 상기 하드마스크용 박막(25) 상부에 감광막(26)을 도포한다. (제 2A 도 참조)
그 후, 비아 콘택마스크를 이용한 노광 및 현상공정을 통해 감광막패턴(도시안됨)을 형성한다.
다음, 상기 감광막패턴을 식각마스크로 상기 하드마스크용 박막(25)을 식각하여 비아콘택으로 예정되는 부분을 노출시키는 하드마스크용 박막 패턴(25')을 형성한다.
그 다음, 상기 감광막패턴을 제거한다.
다음, 상기 하드마스크용 박막패턴(25')를 식각마스크로 이용하여 상기 제2층간절연막(24)을 습식식각방법으로 등방성 식각한다.
이때, 상기 식각공정은 상기 제2층간절연막(24)에 선택비가 높은 HF 또는BOE(Buffered Oxide Etchant) 용액을 식각용액으로 사용하기 때문에 상기 하드마스크용 박막패턴(25')은 손상되지 않고 남아있는 상태로 한다.
다음으로, 상기 하드마스크용 박막 패턴(25')을 사용하여 상기 평탄화 절연막(23)과 제1층간절연막(22)을 차례로 건식식각방법으로 이방성 식각하여 상기 제1금속배선(21)을 노출시키는 비아 콘택홀(30)을 형성한다. 이때, 상기 하드마스크용 박막 패턴(25')은 산화막에 대한 비교적 낮은 선택비 예컨데, 10:1 이하의 선택비로 식각공정 중 없어지게 된다.
그 후, 전체표면 상부에 제2금속층(27)을 증착하고, 금속배선 마스크를 이용하여 패터닝하여 상기 제1금속배선(21)에 접속되는 제2금속배선을 형성한다.
따라서, 비아콘택 형성 시 비아 콘택홀(30)의 측면에 위치하는 평탄화 절연막(23)인 SOG막이 감광막 패턴 제거 시 사용되는 O2플라즈마에 노출되는 것을 방지하여 SOG막의 수축으로 인한 콘택홀의 프로파일이 열화되는 것을 방지할 수 있으며, 아울러 종래의 SOG 막의 열화를 방지하기 위해 사용하던 후속 열처리 공정과 고진공 탈가스 공정을 생략할 수 있게 되며 우수한 비아 콘택홀의 프로파일을 형성함으로써 제2금속층의 증착 공정마진을 확보함으로써 반도체 소자 제조 수율을 향상시킬 수 있다.
이상, 상술한 바와 같이 본 발명에 따른 반도체 소자의 비아콘택 제조방법은 반도체 소자의 다층금속 배선을 제조하는 공정 중, 반도체 기판 상부에 형성된 제1 금속배선과 제2금속배선 간의 연결을 위한 비아 콘택홀 형성 시, 콘택홀 형성을 위한 감광막을 도포하기 전 단계에서 Si3N4막을 증착하여 비아 콘택 형성 공정에서 감광막을 제거하기 위한 사용되는 O2플라즈마에 의해 SOG 막이 수축되는 것을 방지함으로써, SOG 수축현상으로 인한 제 2 금속층의 증착불량 및 단선과 콘택 프로파일의 열화를 방지하여 우수한 비아 콘택홀의 프로파일을 확보함과 아울러, 제 2 금속층의 증착 공정마진을 확보하여 반도체 소자 제조 수율을 향상시킬 수 있다.
제 1A 도 내지 제 1D 도는 종래의 기술에 따른 비아 콘택의 제조 공정도
제 2A 도 내지 제 2D 도는 본 발명의 기술에 따른 비아 콘택의 제조 공정도
< 도면의 주요부분에 대한 부호의 명칭 >
1, 21 : 제1금속배선 2, 22 : 제 1층간절연막
3, 23 : 평탄화 절연막 4, 24 : 제 2층간절연막
5 : 감광막패턴 6, 27 : 제2금속층
10 : 비아 콘택홀 25 : 하드마스크용 박막
25' : 하드마스크용 박막 패턴 26 : 감광막

Claims (5)

  1. 소정의 하부구조물이 구비되는 반도체기판 상부에 제1금속배선을 형성하는 단계와,
    전체표면 상부에 제1층간절연막, 평탄화 절연막 및 제2층간절연막을 순차적으로 형성하는 단계와,
    상기 제2층간절연막 상부에 하드마스크용 박막을 증착하는 단계와,
    비아 콘택 마스크를 이용한 사진식각공정으로 상기 하드마스크용 박막을 패터닝하여 하드마스크용 박막 패턴을 형성하는 단계와,
    상기 하드마스크용 박막 패턴을 식각마스크로 상기 제2층간절연막을 등방성 식각하는 단계와,
    상기 하드마스크용 박막 패턴을 식각마스크로 상기 평탄화 절연막 및 제1층간절연막을 이방성 식각하여 비아 콘택홀을 형성하되, 상기 이방성식각공정 시 상기 하드마스크용 박막 패턴이 제거되는 단계와,
    상기 비아 콘택홀을 통하여 상기 제1금속배선에 접속되는 제2금속배선을 형성하는 단계를 구비하는 반도체 소자의 비아콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 편탄화 절연막은 SOG막인 것을 특징으로 하는 반도체 소자의 비아 콘택 형성방법,
  3. 제 1 항에 있어서,
    상기 하드마스크용 박막은 500℃ 이하의 온도에서 SiH4와 NH3가스를 소오스로 하여 플라즈마를 이용한 CVD 방법으로 형성된 Si3N4막인 것을 특징으로 하는 반도체 소자의 비아 콘택 형성방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 하드마스크용 박막은 800Å∼1200Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 비아 콘택 형성방법.
  5. 제 1 항에 있어서
    상기 제2층간절연막은 HF 이나 BOE 용액을 식각용액으로 사용하는 습식식각공정으로 제거되는 것을 특징으로 하는 반도체 소자의 비아 콘택 형성방법.
KR1019950018893A 1995-06-30 1995-06-30 반도체소자의비아콘택형성방법 KR100367695B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950018893A KR100367695B1 (ko) 1995-06-30 1995-06-30 반도체소자의비아콘택형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950018893A KR100367695B1 (ko) 1995-06-30 1995-06-30 반도체소자의비아콘택형성방법

Publications (2)

Publication Number Publication Date
KR970003515A KR970003515A (ko) 1997-01-28
KR100367695B1 true KR100367695B1 (ko) 2003-02-26

Family

ID=37491169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950018893A KR100367695B1 (ko) 1995-06-30 1995-06-30 반도체소자의비아콘택형성방법

Country Status (1)

Country Link
KR (1) KR100367695B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100458476B1 (ko) * 1997-12-27 2005-02-23 주식회사 하이닉스반도체 반도체소자의금속배선형성방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066569A (en) * 1997-09-30 2000-05-23 Siemens Aktiengesellschaft Dual damascene process for metal layers and organic intermetal layers
KR100777365B1 (ko) * 2001-05-30 2007-11-19 매그나칩 반도체 유한회사 금속배선 형성 방법
KR100461838B1 (ko) * 2002-10-16 2004-12-16 기아자동차주식회사 차량용 스티어링 칼럼의 완충구조

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62144342A (ja) * 1985-12-19 1987-06-27 Oki Electric Ind Co Ltd 多層配線のコンタクトホ−ル形成方法
JPH0547941A (ja) * 1991-08-19 1993-02-26 Clarion Co Ltd 多層配線の形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62144342A (ja) * 1985-12-19 1987-06-27 Oki Electric Ind Co Ltd 多層配線のコンタクトホ−ル形成方法
JPH0547941A (ja) * 1991-08-19 1993-02-26 Clarion Co Ltd 多層配線の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100458476B1 (ko) * 1997-12-27 2005-02-23 주식회사 하이닉스반도체 반도체소자의금속배선형성방법

Also Published As

Publication number Publication date
KR970003515A (ko) 1997-01-28

Similar Documents

Publication Publication Date Title
US6331479B1 (en) Method to prevent degradation of low dielectric constant material in copper damascene interconnects
US6184142B1 (en) Process for low k organic dielectric film etch
JPH01290236A (ja) 幅の広いトレンチを平坦化する方法
US6004729A (en) Methods of improving photoresist adhesion for integrated circuit fabrication
KR100367695B1 (ko) 반도체소자의비아콘택형성방법
US5994223A (en) Method of manufacturing analog semiconductor device
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
US6281092B1 (en) Method for manufacturing a metal-to-metal capacitor utilizing only one masking step
KR100578117B1 (ko) 반도체 장치의 배선 형성 방법
KR100367490B1 (ko) 반도체소자의콘택홀형성방법
KR100298427B1 (ko) 반도체장치의제조방법
KR100431711B1 (ko) 반도체장치의전하저장전극형성방법
KR100265835B1 (ko) 반도체소자의금속배선형성방법
KR100604759B1 (ko) 반도체 소자의 제조 방법
KR100265828B1 (ko) 반도체소자 제조방법
KR100871370B1 (ko) 반도체소자의 금속배선 형성방법
KR100399966B1 (ko) 반도체 소자 제조방법
KR20010038381A (ko) 반도체소자의 컨택 형성방법
KR100237758B1 (ko) 반도체 소자의 금속라인 형성 방법
KR100439027B1 (ko) 셀프 얼라인 콘택형성방법
KR100262009B1 (ko) 반도체장치의 제조 방법
KR100244713B1 (ko) 반도체 소자의 제조방법
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법
KR20030000950A (ko) 반도체소자의 제조방법
KR20010048964A (ko) 다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee