JPH0547941A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
- Publication number
- JPH0547941A JPH0547941A JP23097291A JP23097291A JPH0547941A JP H0547941 A JPH0547941 A JP H0547941A JP 23097291 A JP23097291 A JP 23097291A JP 23097291 A JP23097291 A JP 23097291A JP H0547941 A JPH0547941 A JP H0547941A
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- JP
- Japan
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- film
- sog
- wiring
- resist
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 本発明は、有機ＳＯＧを用いた２層配線で、
Ａｌ合金等の配線材料とＳＯＧの接触により生ずる配線
材料の変質を防止することのできる多層配線の形成方法
を提供することにある。 【構成】 半導体基板１上の熱酸化膜２上にＡｌ合金配
線８を形成し、その上にＰＳＧ膜３とＳＯＧ膜４を順次
に形成し、この後、レジスト５を塗布し、フォトリソ工
程によりビアホールのレジストパターンを形成し、ウエ
ットエッチングによりビアホール部のＳＯＧをエッチン
グする。次にレジスト５を除去し、ＳｉＮ膜６を形成
し、そのあと再びレジスト５を形成し、フォトリソ工程
によりビアホールのレジストパターンを形成し、次にビ
アホール部のＳｉＮ膜６とＰＳＧ膜３をドライエッチン
グし、レジスト５を除去し、その後、２層目の金属膜を
形成し、パターニングを行ない、２層配線を形成する。 【効果】 本発明によれば、ＳｉＮ膜６の形成により、
２層目の配線材料とＳＯＧ膜４とが直接接触するところ
がないため、２層配線の劣化を防止でき、信頼性を向上
できる。
Ａｌ合金等の配線材料とＳＯＧの接触により生ずる配線
材料の変質を防止することのできる多層配線の形成方法
を提供することにある。 【構成】 半導体基板１上の熱酸化膜２上にＡｌ合金配
線８を形成し、その上にＰＳＧ膜３とＳＯＧ膜４を順次
に形成し、この後、レジスト５を塗布し、フォトリソ工
程によりビアホールのレジストパターンを形成し、ウエ
ットエッチングによりビアホール部のＳＯＧをエッチン
グする。次にレジスト５を除去し、ＳｉＮ膜６を形成
し、そのあと再びレジスト５を形成し、フォトリソ工程
によりビアホールのレジストパターンを形成し、次にビ
アホール部のＳｉＮ膜６とＰＳＧ膜３をドライエッチン
グし、レジスト５を除去し、その後、２層目の金属膜を
形成し、パターニングを行ない、２層配線を形成する。 【効果】 本発明によれば、ＳｉＮ膜６の形成により、
２層目の配線材料とＳＯＧ膜４とが直接接触するところ
がないため、２層配線の劣化を防止でき、信頼性を向上
できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上への多層
配線の形成方法に関する。
配線の形成方法に関する。
【０００２】
【従来の技術】半導体基板上のＡｌ金属配線上にＰＳＧ
膜をデポジションし、その膜上にＳＯＧ（スピン・オン
・グラス）膜を形成し、表面を平坦化した後、ビアホー
ル形成を行なう従来の多層配線形成方法を、図２
（ａ），（ｂ）に示す。まず、図２（ａ）に示すよう
に、Ｓｉ基板１上の熱酸化膜２上にパターニングされた
Ａｌ合金配線８上に、絶縁膜としてＰＳＧ膜３をＣＶＤ
法でデポジションし、さらに有機ＳＯＧ膜４を塗布し、
ベークした後、ＰＳＧ膜７を再度デポジションし、この
上にレジスト５を塗布し、通常のフォトリソ工程によ
り、ビアホールのレジストパターンを形成する。次に、
図２（ｂ）に示すように、ＲＩＥにより上記ＰＳＧ／Ｓ
ＯＧ／ＰＳＧをエッチングし、レジストを除去してビア
ホールを形成する。
膜をデポジションし、その膜上にＳＯＧ（スピン・オン
・グラス）膜を形成し、表面を平坦化した後、ビアホー
ル形成を行なう従来の多層配線形成方法を、図２
（ａ），（ｂ）に示す。まず、図２（ａ）に示すよう
に、Ｓｉ基板１上の熱酸化膜２上にパターニングされた
Ａｌ合金配線８上に、絶縁膜としてＰＳＧ膜３をＣＶＤ
法でデポジションし、さらに有機ＳＯＧ膜４を塗布し、
ベークした後、ＰＳＧ膜７を再度デポジションし、この
上にレジスト５を塗布し、通常のフォトリソ工程によ
り、ビアホールのレジストパターンを形成する。次に、
図２（ｂ）に示すように、ＲＩＥにより上記ＰＳＧ／Ｓ
ＯＧ／ＰＳＧをエッチングし、レジストを除去してビア
ホールを形成する。
【０００３】
【発明が解決しようとする課題】上記のようにしてビア
ホールを形成する場合、ビアホール内でＳＯＧ膜４が露
出する部分があり、レジスト除去の際に、このＳＯＧ部
分がレジスト除去のためのＯ2プラズマにさらされるこ
とになる。有機ＳＯＧはＯ2プラズマにさらされると、
含水量が増加し、クラックが生ずる。このため、このよ
うなビアホールに２層目の配線材であるＡｌをデポジシ
ョンして配線を形成すると、ビアホール部でＡｌとＳＯ
Ｇ中の水分が反応し、Ａｌの材料特性が劣化し、導通不
良を生じやすいという欠点がある。
ホールを形成する場合、ビアホール内でＳＯＧ膜４が露
出する部分があり、レジスト除去の際に、このＳＯＧ部
分がレジスト除去のためのＯ2プラズマにさらされるこ
とになる。有機ＳＯＧはＯ2プラズマにさらされると、
含水量が増加し、クラックが生ずる。このため、このよ
うなビアホールに２層目の配線材であるＡｌをデポジシ
ョンして配線を形成すると、ビアホール部でＡｌとＳＯ
Ｇ中の水分が反応し、Ａｌの材料特性が劣化し、導通不
良を生じやすいという欠点がある。
【０００４】
【発明の目的】本発明は、上記有機ＳＯＧを用いた２層
配線で、Ａｌ合金等の配線材料とＳＯＧの接触により生
ずる配線材料の変質を防止することのできる多層配線の
形成方法を提供することを目的としている。
配線で、Ａｌ合金等の配線材料とＳＯＧの接触により生
ずる配線材料の変質を防止することのできる多層配線の
形成方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
のＡｌ合金配線上にＰＳＧ膜をデポジションし、前記Ｐ
ＳＧ膜上にＳＯＧ膜を形成し、表面を平坦化した後の工
程として、ビアホール部の前記ＳＯＧ膜をウエットエッ
チングし、ＳＯＧを選択的に除去する工程と、その後、
ＳｉＮ膜を形成し、ビアホール部の前記ＰＳＧ膜とＳｉ
Ｎ膜とをドライエッチングし、選択的に除去する工程
と、その後、２層目の金属膜を形成する工程とを含むこ
とを特徴としている。
のＡｌ合金配線上にＰＳＧ膜をデポジションし、前記Ｐ
ＳＧ膜上にＳＯＧ膜を形成し、表面を平坦化した後の工
程として、ビアホール部の前記ＳＯＧ膜をウエットエッ
チングし、ＳＯＧを選択的に除去する工程と、その後、
ＳｉＮ膜を形成し、ビアホール部の前記ＰＳＧ膜とＳｉ
Ｎ膜とをドライエッチングし、選択的に除去する工程
と、その後、２層目の金属膜を形成する工程とを含むこ
とを特徴としている。
【０００６】
【作用】上記多層配線の形成方法によれば、ＳｉＮ膜の
介在により、２層目の配線材料とＳＯＧ膜とが直接接触
するところはない。このため２層配線の劣化原因は除か
れる。
介在により、２層目の配線材料とＳＯＧ膜とが直接接触
するところはない。このため２層配線の劣化原因は除か
れる。
【０００７】
【実施例】図１（ａ），（ｂ），（ｃ）に、本発明の好
適な実施例を示す。まず、図１（ａ）に示すように、シ
リコン基板１上の熱酸化膜２上にＡｌ−Ｓｉ合金を〜１
μｍの厚さにスパッタし、通常のフォトリソ工程および
ＲＩＥによりパターニングを行なってＡｌ合金配線８を
形成した。この後、ＰＳＧ膜３を常圧ＣＶＤ法により〜
０．５μｍの堆積し、有機ＳＯＧ４を〜０．４μｍの厚
さに回転塗布し、Ｎ2雰囲気中で４００℃、１０分間の
ベーキングを行なった。有機ＳＯＧ膜としては、東京応
化製ＯＣＤ Type７（商品名）を用いた。この後レジス
ト５を塗布し、通常のフォトリソ工程によりビアホール
のレジストパターンを形成し、ウエットエッチングによ
りビアホール部のＳＯＧ膜部分をエッチングした。ここ
でＳＯＧ膜部分は、パターンよりも若干オーバエッチす
る必要がある。エッチング液としては、ＮＨ4Ｆ水溶液
（４０％）を用いた。この場合、ＳＯＧ膜のエッチング
速度は１５００Å／minであり、制御性良くエッチング
できる。また、このエッチング液でのＰＳＧ膜のエッチ
レートは〜６０Å／minであり、このエッチングではＳ
ＯＧ膜が選択的にエッチングされる。
適な実施例を示す。まず、図１（ａ）に示すように、シ
リコン基板１上の熱酸化膜２上にＡｌ−Ｓｉ合金を〜１
μｍの厚さにスパッタし、通常のフォトリソ工程および
ＲＩＥによりパターニングを行なってＡｌ合金配線８を
形成した。この後、ＰＳＧ膜３を常圧ＣＶＤ法により〜
０．５μｍの堆積し、有機ＳＯＧ４を〜０．４μｍの厚
さに回転塗布し、Ｎ2雰囲気中で４００℃、１０分間の
ベーキングを行なった。有機ＳＯＧ膜としては、東京応
化製ＯＣＤ Type７（商品名）を用いた。この後レジス
ト５を塗布し、通常のフォトリソ工程によりビアホール
のレジストパターンを形成し、ウエットエッチングによ
りビアホール部のＳＯＧ膜部分をエッチングした。ここ
でＳＯＧ膜部分は、パターンよりも若干オーバエッチす
る必要がある。エッチング液としては、ＮＨ4Ｆ水溶液
（４０％）を用いた。この場合、ＳＯＧ膜のエッチング
速度は１５００Å／minであり、制御性良くエッチング
できる。また、このエッチング液でのＰＳＧ膜のエッチ
レートは〜６０Å／minであり、このエッチングではＳ
ＯＧ膜が選択的にエッチングされる。
【０００８】次に、図１（ａ）のレジスト５をいちどレ
ジスト剥離液を用いて除去した後、図１（ｂ）に示すよ
うに、プラズマＣＶＤ法によりＳｉＮ膜６を〜０．２μ
ｍ堆積した。この後、レジスト５を塗布し、再び通常の
フォトリソ工程によりビアホールのレジストパターンを
形成した。
ジスト剥離液を用いて除去した後、図１（ｂ）に示すよ
うに、プラズマＣＶＤ法によりＳｉＮ膜６を〜０．２μ
ｍ堆積した。この後、レジスト５を塗布し、再び通常の
フォトリソ工程によりビアホールのレジストパターンを
形成した。
【０００９】次に、図１（ｃ）に示すように、ビアホー
ル部のＳｉＮ膜６とＰＳＧ膜３をＣＦ3＋Ｏ2ガスを用い
てドライエッチングし、レジストを除去した。この後、
スパッタ等により２層目の金属膜を堆積し、パターニン
グを行ない、２層配線を形成した。
ル部のＳｉＮ膜６とＰＳＧ膜３をＣＦ3＋Ｏ2ガスを用い
てドライエッチングし、レジストを除去した。この後、
スパッタ等により２層目の金属膜を堆積し、パターニン
グを行ない、２層配線を形成した。
【００１０】
【発明の効果】本発明によれば、上記実施例の図１
（ｃ）に示されているように、ＳｉＮ層の形成により、
２層目の配線材料とＳＯＧ膜とが直接接触するところが
ないため、２層配線の劣化を防止でき、信頼性を向上で
きる。
（ｃ）に示されているように、ＳｉＮ層の形成により、
２層目の配線材料とＳＯＧ膜とが直接接触するところが
ないため、２層配線の劣化を防止でき、信頼性を向上で
きる。
【図１】本発明の一実施例を示す多層配線の形成方法の
工程図である。
工程図である。
【図２】従来の多層配線の形成方法の工程図である。
１ 半導体基板 ２ 熱酸化膜 ３ ＰＳＧ膜 ４ 有機ＳＯＧ膜 ５ レジスト膜 ６ ＳｉＮ膜 ７ ＰＳＧ膜 ８ Ａｌ合金配線
Claims (1)
- 【請求項１】 半導体基板上のＡｌ合金配線上にＰＳＧ
膜をデポジションし、前記ＰＳＧ膜上にＳＯＧ膜を形成
し、表面を平坦化した後の工程として、ビアホール部の
前記ＳＯＧ膜をウエットエッチングし、ＳＯＧを選択的
に除去する工程と、その後、ＳｉＮ膜を形成し、ビアホ
ール部の前記ＰＳＧ膜とＳｉＮ膜とをドライエッチング
し、選択的に除去する工程と、その後、２層目の金属膜
を形成する工程とを含むことを特徴とする多層配線の形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23097291A JPH0547941A (ja) | 1991-08-19 | 1991-08-19 | 多層配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23097291A JPH0547941A (ja) | 1991-08-19 | 1991-08-19 | 多層配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547941A true JPH0547941A (ja) | 1993-02-26 |
Family
ID=16916212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23097291A Pending JPH0547941A (ja) | 1991-08-19 | 1991-08-19 | 多層配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367695B1 (ko) * | 1995-06-30 | 2003-02-26 | 주식회사 하이닉스반도체 | 반도체소자의비아콘택형성방법 |
-
1991
- 1991-08-19 JP JP23097291A patent/JPH0547941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367695B1 (ko) * | 1995-06-30 | 2003-02-26 | 주식회사 하이닉스반도체 | 반도체소자의비아콘택형성방법 |
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