KR20010048964A - 다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법 - Google Patents

다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법 Download PDF

Info

Publication number
KR20010048964A
KR20010048964A KR1019990053858A KR19990053858A KR20010048964A KR 20010048964 A KR20010048964 A KR 20010048964A KR 1019990053858 A KR1019990053858 A KR 1019990053858A KR 19990053858 A KR19990053858 A KR 19990053858A KR 20010048964 A KR20010048964 A KR 20010048964A
Authority
KR
South Korea
Prior art keywords
via hole
layer
trench
interlayer insulating
etch stop
Prior art date
Application number
KR1019990053858A
Other languages
English (en)
Inventor
이문희
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990053858A priority Critical patent/KR20010048964A/ko
Publication of KR20010048964A publication Critical patent/KR20010048964A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

본 발명의 반도체 소자의 구리 배선층 형성 방법은 하지층 상에 비아홀을 갖는 제1 층간 절연막을 형성하는 단계와, 상기 비아홀의 양측벽 및 제1 층간 절연막 상에 식각 방지막을 형성하는 단계와, 상기 식각방지막 및 하지층 상에 상기 제1 비아홀을 매립하도록 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막을 패터닝하여 상기 비아홀 상부에 상기 비아홀보다 직경이 큰 트렌치를 형성하는 단계와, 상기 비아홀 양측벽 및 제1 층간 절연막 상에 노출되어 있는 식각방지막을 제거하는 단계와, 상기 비아홀 및 트렌치에 매립되는 구리 배선층을 형성하는 단계를 포함한다. 이상의 본 발명은 식각 방지막으로 인하여 트렌치 형성시 식각 선택비를 증가시킬 수 있어 제1 층간절연막의 패턴 프로파일이 망가지지 않는다. 따라서, 본 발명은 비아홀 및 트렌치를 용이하게 형성하여 구리 배선층을 잘 형성할 수 있다.

Description

다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법{Method for forming copper wiring layer of semiconductor device using damascene process}
본 발명은 반도체 소자의 배선층 형성 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 구리 배선층 형성 방법에 관한 것이다.
일반적으로, 반도체 소자 중에서 높은 속도가 요구되어지는 로직 소자를 중심으로 해서 RC 지연시간을 줄이기 위해 비저항이 낮은 구리 배선층을 이용하게 되었다. 그런데, 구리 금속의 식각 어려움으로 인하여 콘택홀의 매몰과 배선층을 동시에 형성하는 소위, "다마슨(Damascene)" 공정을 이용하여 구리 배선층을 형성한다.
도 1 및 도 2는 다마슨 공정을 이용한 종래의 반도체 소자의 구리 배선층 형성방법의 일예를 도시한 단면도이다.
도 1을 참조하면, 하지층(도시 안함), 예컨대 반도체 기판이나 금속층 상에 제1 층간 절연막(11), 제1 식각 방지막(13), 제2 층간 절연막(15) 및 제2 식각저지막(17)을 형성한 후 사진공정으로 제1 포토레지트트 패턴(19)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(19)을 마스크로 제2 식각 방지막(17), 제2 층간 절연막(15), 제1 식각 방지막(13), 제1 층간 절연막(11)을 식각하여 비아홀(21)을 형성한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(19)을 제거한 후 상기 제2 식각 방지막(17) 상에 상기 제2 포토레지스트 패턴(23)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(23)을 마스크로 상기 제2 식각 방지막(17) 및 제2 층간 절연막(15)을 식각하여 상기 비아홀(21)보다 직경(너비)이 큰 트렌치(25)을 형성한다. 상기 트렌치(25)는 후에 형성되는 구리 배선층을 선폭을 고려하여 형성한다. 이후에 제2 포토레지스트 패턴(23)을 제거한 후, 비아홀(21) 및 트렌치(25)에 매립되는 구리 배선층(도시 안함)을 형성한다.
도 3 및 도 4는 다마슨 공정을 이용한 종래의 반도체 소자의 구리 배선층 형성방법의 다른 예를 도시한 단면도이다. 도 3 및 도 4에서 동일한 참조번호는 동일한 부재를 나타낸다. 도 3 및 도 4는 도 1 및 도 2와 비교할 때 트렌치를 비아홀보다 먼저 형성하는 것을 제외하고는 동일하다.
먼저, 하지층(도시 안함), 예컨대 반도체 기판이나 금속층 상에 제1 층간 절연막(11), 제1 식각 방지막(13), 제2 층간 절연막(15) 및 제2 식각방지막(17)을 형성한 후 사진공정으로 제1 포토레지트 패턴(19)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(19)을 마스크로 제2 식각 방지막(17) 및 제2 층간 절연막(15)을 식각하여 트렌치(25)를 형성한다(도 3 참조).
다음에, 상기 제1 포토레지스트 패턴(19)을 제거한 후 상기 제1 식각 방지막(13) 및 제2 식각 방지막(17) 상에 제2 포토레지스트 패턴(23)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(23)을 마스크로 상기 제1 식각 방지막(13) 및 제1 층간 절연막(11)을 식각하여 상기 트렌치(25)보다 직경(너비)이 작은 비아홀(21)을 형성한다. 이후에, 상기 제2 포토레지스트 패턴(23)을 제거한 후, 비아홀(21) 및 트렌치(25)에 매립되는 구리 배선층을 형성한다.
그런데, 종래의 다마슨 공정을 이용한 구리 배선층 형성 방법은 다음과 같은 문제점이 있다.
첫째로, 도 1 및 도 2와 같이 비아홀(21)을 먼저 형성하는 경우는 트렌치(25) 형성을 위한 제2 층간 절연막(15) 식각시 도 5의 참조부호 "a"와 같이 제1 층간 절연막(11)의 식각 프로파일이 망가지게 된다. 따라서, 실제 소자에는 적용할 수 없게 된다.
둘째로, 도 3 및 도 4와 같이 트렌치(25)를 먼저 형성하는 경우는 도 6의 참조부호 "b"와 같이 비아홀(21) 형성을 위한 제2 포토레지스트 패턴(23)의 프로파일이 휘어지는 문제점이 있다. 이렇게 될 경우 비아홀(21)을 안정되게 형성할 수 없고 심지어는 비아홀(21)을 형성할 수 없게 되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 문제점들을 개선하여 비아홀 및 트렌치를 안정되게 형성할 수 있는 반도체 소자의 구리 배선층 형성방법을 제공하는데 있다.
도 1 및 도 2는 다마슨 공정을 이용한 종래의 반도체 소자의 구리 배선층 형성방법의 일예를 도시한 단면도이다.
도 3 및 도 4는 다마슨 공정을 이용한 종래의 반도체 소자의 구리 배선층 형성방법의 다른 예를 도시한 단면도이다.
도 5 및 도 6은 다마슨 공정을 이용하여 종래의 반도체 소자의 구리 배선층을 형성할 때의 문제점을 설명하기 위하여 도시한 단면도이다.
도 7 내지 도 10은 본 발명에 의한 반도체 소자의 구리 배선층 형성 방법을 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 구리 배선층 형성 방법은 하지층 상에 비아홀을 갖는 제1 층간 절연막을 형성하는 단계와, 상기 비아홀의 양측벽 및 제1 층간 절연막 상에 식각 방지막을 형성하는 단계와, 상기 식각방지막 및 하지층 상에 상기 비아홀을 매립하도록 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막을 패터닝하여 상기 비아홀 상부에 상기 비아홀보다 직경이 큰 트렌치를 형성하는 단계와, 상기 비아홀 양측벽 및 제1 층간 절연막 상에 노출되어 있는 식각방지막을 제거하는 단계와, 상기 비아홀 및 트렌치에 매립되는 구리 배선층을 형성하는 단계를 포함한다.
상기 식각 방지막은 실리콘 질화막으로 형성할 수 있고, 상기 트렌치 하부의 식각 방지막은 습식 식각이나 CDE(chemical dry etching)법으로 제거할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 7 내지 도 10은 본 발명에 의한 반도체 소자의 구리 배선층 형성 방법을 도시한 단면도들이다.
도 7을 참조하면, 하지층(도시 안함), 예컨대 반도체 기판이나 금속층 상에 화학기상증착법 또는 스핀 코팅법을 이용하여 제1 층간 절연막(101)을 형성한다. 상기 제1 층간 절연막(101)은 산화막으로 형성할 수 있다. 이어서, 상기 제1 층간 절연막(101) 상에 사진공정을 이용하여 제1 포토레지스트 패턴(103)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(103)을 이용하여 상기 제1 층간 절연막(103)을 식각하여 비아홀(104)을 형성한다.
도 8을 참조하면, 제1 포토레지스트 패턴(104)을 제거한다. 이어서, 상기 비아홀(104)이 형성된 제1 층간 절연막의 전면에 식각 방지막(105)을 형성한다. 이렇게 되면, 상기 비아홀(104)의 양측벽 및 제1 층간 절연막(101) 상에 식각 정지막(105)이 형성된다. 상기 식각 방지막(105)은 실리콘 질화막을 이용하여 200∼1000Å의 두께로 형성된다.
이어서, 상기 식각 방지막(105) 및 하지층 상에 화학기상증착법 또는 스핀 코팅법을 이용하여 상기 비아홀(104)을 매립하는 제2 층간 절연막(107)을 형성한다. 상기 제2 층간 절연막(107)은 산화막으로 형성할 수 있다. 상기 제2 층간 절연막(107) 형성시 스텝 커버리지는 그다지 중요하지 않다. 오히려 상기 비아홀(104)에 도 8과 같이 보이드(109)가 형성될 경우 후속공정에서 제2 층간 절연막(107)을 식각할 때 식각량을 줄일 수 있다. 이렇게 식각량이 줄 경우 식각 방지막(105)의 두께도 줄일 수 있다.
도 9를 참조하면, 상기 제2 층간 절연막(107) 상에 상기 비아홀(104)의 상부를 노출하게끔 제2 포토레지스트 패턴(111)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(111)을 마스크로 상기 제2 층간 절연막(107)을 식각하여 상기 비아홀(104)의 상부에 상기 비아홀(104)보다 직경(너비)이 큰 트렌치(112)를 형성한다. 이때, 상기 식각 방지막(105)은 식각 방지 역할을 수행한다. 특히, 비아홀(104) 내에는 보이드(109)로 인하여 남았는 제2 층간 절연막(107)의 절대량이 작고 비아홀(104)의 양측벽 및 제1 층간 절연막(101) 상에 식각 방지막(105)이 덮여 있기 때문에 식각 방지 효과가 뛰어나 도 5와 다르게 제1 층간 절연막(101)의 패턴 프로파일이 망가지지 않는다. 상기 트렌치(112)는 후에 형성되는 구리 배선층의 안정성 및 선폭을 조절하기 위하여 형성한다.
도 10을 참조하면, 비아홀(104)의 양측벽 및 제1 층간 절연막(101) 상에 노출되어 있는 식각 방지막(105)을 CDE법(Chemical dry etching) 또는 습식 식각 방법에 의해 제거한다. 특히, 상기 CDE법은 불소 함유 가스, 산소, 질소 및 수소 가스를 이용한다. 상기 CDE법을 이용할 경우 식각방지막(105)인 실리콘 질화막과 층간 절연막인 산화막의 선택비는 최소 15 이상 얻어지기 때문에 실리콘 질화막을 선택적으로 제거할 수 있다.
이어서, 제2 포토레지스트 패턴(111)을 제거한 후 비아홀(104) 및 트렌치(112)가 형성된 결과물 전면에 전기도금법을 이용하여 구리층을 형성하여 매립한 후 화학기계폴리싱(CMP)하여 구리 배선층(113)을 형성한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명은 비아홀의 양측벽 및 제1 층간 절연막 상에 식각 방지막을 형성한 후 제2 층간 절연막 내에 상기 비아홀보다 직경(너비)이 큰 트렌치를 형성한다. 이에 따라, 본 발명은 상기 식각 방지막으로 인하여 트렌치 형성시 식각 선택비를 증가시킬 수 있어 종래와 다르게 제1 층간절연막의 패턴 프로파일이 망가지지 않는다. 또한, 제2 층간 절연막 형성시 발생하는 보이드로 인하여 트렌치 형성시 식각 절대량을 줄일 수 있다. 결과적으로, 본 발명은 비아홀 및 트렌치를 용이하게 형성하기 때문에 구리 배선층을 잘 형성할 수 있다.

Claims (3)

  1. 하지층 상에 비아홀을 갖는 제1 층간 절연막을 형성하는 단계;
    상기 비아홀의 양측벽 및 제1 층간 절연막 상에 식각 방지막을 형성하는 단계;
    상기 식각방지막 및 하지층 상에 상기 비아홀을 매립하도록 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 패터닝하여 상기 비아홀 상부에 상기 비아홀보다 직경이 큰 트렌치를 형성하는 단계;
    상기 비아홀 양측벽 및 제1 층간 절연막 상에 노출되어 있는 식각방지막을 제거하는 단계; 및
    상기 비아홀 및 트렌치에 매립되는 구리 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선층 형성 방법.
  2. 제1항에 있어서, 상기 식각 방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선층 형성 방법.
  3. 제1항에 있어서, 상기 트렌치 하부의 식각 방지막은 습식 식각이나 CDE법으로 제거하는 것을 특징으로 하는 반도체 소자의 구리 배선층 형성방법.
KR1019990053858A 1999-11-30 1999-11-30 다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법 KR20010048964A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990053858A KR20010048964A (ko) 1999-11-30 1999-11-30 다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990053858A KR20010048964A (ko) 1999-11-30 1999-11-30 다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법

Publications (1)

Publication Number Publication Date
KR20010048964A true KR20010048964A (ko) 2001-06-15

Family

ID=19622707

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990053858A KR20010048964A (ko) 1999-11-30 1999-11-30 다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법

Country Status (1)

Country Link
KR (1) KR20010048964A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734081B1 (ko) * 2001-06-28 2007-07-02 주식회사 하이닉스반도체 반도체 소자의 트랜치 형성방법
KR100764451B1 (ko) * 2006-08-31 2007-10-05 동부일렉트로닉스 주식회사 반도체소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734081B1 (ko) * 2001-06-28 2007-07-02 주식회사 하이닉스반도체 반도체 소자의 트랜치 형성방법
KR100764451B1 (ko) * 2006-08-31 2007-10-05 동부일렉트로닉스 주식회사 반도체소자 및 그 제조방법

Similar Documents

Publication Publication Date Title
US6939798B2 (en) Method for forming T-shaped conductor wires of semiconductor device
US6184142B1 (en) Process for low k organic dielectric film etch
US6861347B2 (en) Method for forming metal wiring layer of semiconductor device
EP1429382A2 (en) Via formation for damascene metal conductors in an integrated circuit
US6350682B1 (en) Method of fabricating dual damascene structure using a hard mask
KR20000048294A (ko) 듀얼 다마신 배선의 형성방법
US6849536B2 (en) Inter-metal dielectric patterns and method of forming the same
US5966632A (en) Method of forming borderless metal to contact structure
KR100299379B1 (ko) 반도체소자의금속배선형성방법
KR20000044892A (ko) 반도체 소자의 금속 배선 형성 방법
JPH10116904A (ja) 半導体装置の製造方法
KR20010048964A (ko) 다마슨 공정을 이용한 반도체 소자의 구리 배선층 형성방법
US20040023484A1 (en) Method of deep contact fill and planarization for dual damascene structures
KR100578223B1 (ko) 반도체소자의 듀얼대머신 형성방법
US6284645B1 (en) Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process
KR100309474B1 (ko) 금속배선 형성방법
KR100290466B1 (ko) 반도체소자의 제조방법
KR100393966B1 (ko) 반도체 소자의 이중 다마신 형성방법
KR100772077B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100439477B1 (ko) 반도체 소자의 텅스텐 플러그 형성방법
KR19990060819A (ko) 반도체 소자의 금속 배선 형성 방법
KR100456421B1 (ko) 반도체 소자의 제조 방법
KR100327581B1 (ko) 반도체 소자의 금속배선 형성방법
KR100252873B1 (ko) 반도체 소자의 다층배선 및 그의 형성방법
KR100415988B1 (ko) 반도체 장치의 비아홀 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination