KR100393966B1 - 반도체 소자의 이중 다마신 형성방법 - Google Patents
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Abstract
본 발명은 트랜치 및 콘택홀을 형성할 때 미스-얼라인을 방지하도록 한 반도체 소자의 이중 다마신 형성방법에 관한 것으로서, 구리 배선이 형성된 반도체 기판상에 확산 방지막을 형성하는 단계와, 상기 확산 방지막상에 TEOS막을 형성하는 단계와, 상기 TEOS막상에 TEOS막보다 선택비가 높은 BPSG막을 형성하는 단계와, 상기 BPSG막상에 감광막을 도포한 후 패터닝하여 콘택 영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 BPSG막, TEOS막을 건식 식각으로 1차 식각하고 습식 식각으로 2차 식각하여 T자형 패턴을 형성하는 단계와, 상기 감광막을 제거하는 단계와, 상기 BPSG막의 상부 표면 높이로 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 BPSG막, TEOS막을 제거하여 콘택홀 및 트랜치를 동시에 형성하는 단계와, 상기 콘택홀 저면의 확산 방지막을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 미스-얼라인을 방지하도록 하는데 적당한 반도체 소자의 이중 다마신(dual damascene) 형성방법에 관한 것이다.
일반적으로 집적 회로의 집적도의 증가는 상호 연결(interconnection)을 형성하기 위한 칩의 표면 부족의 원인이 된다.
소자의 크기가 감소함에 따라, 더 많은 배선(wiring lines) 요구를 충족시키기 위해서, 다층 상호 연결 디자인이 IC 공정에 요구된다.
다층 상호 연결은 3차원 배선 구조이다. 다층 상호 연결 구조를 형성하기 위해서, 반도체 기판 상의 MOS(Metal Oxide Semiconductor) 트랜지스터의 소오스/드레인 영역에 연결되는 제 1 금속 배선이 먼저 형성되고, 다음 상기 제 1 금속 배선과 연결되는 제 2 금속 배선이 형성된다. 금속 배선들은 금속 내지 폴리 실리콘 등의 도전 물질로 형성된다. 필요하다면, 두 층 이상의 금속 배선들이 형성된다.
그러나, 딥 서브 마이크론 이하의 크기를 갖는 IC 소자에 있어서, 종래 이중 다마신 기술은 만족스럽지 못하다. 예를 들어, 종래 콘택 플러그 형성을 위한 필링 물질인 구리(copper)는 에치 백 공정 동안 식각 하기가 어렵고, 또한 적절한 식각 용액(etchant)을 선택하기 어렵다.
더구나 플러그 내에 금속 증착 공정을 수행하는 동안 또는 금속 배선 사이에 절연층을 증착 하는 동안, 스텝 커버리지의 불량(poor step coverage)은 보이드(void) 형성 및 불순물 트랩핑(trapping)의 원인이 된다.
따라서, IC 소자의 축소에 따른 결함을 피하고, 또한 평탄한 절연층 표면을 형성하는 종래의 이중 다마신 기술이 제안되었다.
가장 일반적으로 사용되는 이중 다마신 기술은 패터닝 동안 CMP(chemical mechanical polishing) 사용을 포함한다. 상기 CMP는 알루미늄, 구리, 그리고 알루미늄 합금과 같이 배선 금속의 폭 넓은 선택을 제공하고, 따라서 낮은 저항 및 낮은 전기적 이동(electro migration) 요구를 충족시키게 된다. 결과적으로, 상기 기술은 일반적으로 0.25㎛ 이하의 VLSI를 위한 공정에서 사용된다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 이중 다마신 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)상에 산화막과 같은 절연 물질을 사용하여 층간 절연막(12)을 형성하고, 포토 및 식각공정을 통해 상기 층간 절연막(12)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(13)를 형성한다.
도 1b에 도시된 바와 같이, 포토 및 식각공정을 통해 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 트랜치(13)가 형성된 층간 절연막(12)을 선택적으로 제거하여 상기 트랜치(13)보다 좁은 폭은 갖는 콘택홀(14)을 형성한다.
도 1c에 도시된 바와 같이, 상기 트랜치(13) 및 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 금속막(15)을 증착한다.
도 1d에 도시된 바와 같이, 상기 층간 절연막(12)의 상부 표면을 앤드 포인트로 하여 상기 금속막(15)의 전면에 에치 백(etch back) 또는 CMP 공정을 실시하여 상기 트랜치(13) 및 콘택홀(14)의 내부에 금속 배선(15a)을 형성한다.
도 2a 및 도 2b는 0.13㎛급의 고성능 반도체 소자의 금속배선 형성 공정에서 나타나는 문제점을 설명하기 위한 도면이다.
즉, 도 2a에서와 같이, 0.13㎛급에서의 금속배선과 그 아래의 홀 부분의 적층은 0.01㎛이하인 부분이 디자인 룰(design rule)상 충분히 존재할 수 있으나, 노광 장비에서의 적층 능력은 0.03㎛이하로는 제어하기가 어렵고, 실제 반도체 소자의 제작 공정에 있어서는 증착막의 두께 균일도, 장비 상태에 따른 변동 범위는 0.07㎛이상이 된다.
이러한 제약들은 도 1a 내지 도 1d에서와 같이 트랜치(13)를 먼저 형성하는 경우 도 2b에서와 같이 감광막(16)을 도포한 후 노광 및 현상공정을 패터닝하여 콘택 영역을 정의할 때 미스-얼라인(mis-align)이 발생하게 되고, 콘택홀을 먼저 식각 공정이나 자기 정렬 방법도 마찬가지로 후속 패터닝 공정에서 미스-얼라인이 발생한다.
만약, 미스-얼라인이 발생하지 않는다면 상기 감광막(16)은 점선으로 나타낸 A 부분에 콘택 영역이 정의되어야 한다.
한편, 콘택홀을 먼저 형성한 후 트랜치를 식각할 때 트랜치를 형성하기 위한 감광막 노광 후 현상 공정에서 알칼리성인 현상액에 의해 노광된 곳에서 발생한 산성의 H+가 중성(H2O)이 되면서 용해되어야 하지만 콘택홀내에 잔류하고 있던 NH+, NH2 +, NH3 +등에 의해 콘택홀의 위 부분까지 용해되지 않고 버섯 모양으로 남게 된다.
또한, 미스-얼라인과는 달리 콘택홀을 먼저 형성한 후, 트랜치를 형성하기 위한 감광막을 패터닝할 때 콘택홀내에 채워지는 감광막이 식각에 방해를 주어서는 안되지만 콘택홀과 트랜치의 폭이 좁아서 발생되는 식각 부산물이 홀에 채워진 감광막 주위에 붙어 있게 된다.
그러나 상기와 같은 종래의 반도체 소자의 이중 다마신 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 트랜치를 형성한 후 콘택홀을 형성 또는 콘택홀을 형성한 후 트랜치를 형성하는 공정은 후속 식각 공정에서 미스-얼라인이 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 트랜치 및 콘택홀을 형성할 때 미스-얼라인을 방지하도록 한 반도체 소자의 이중 다마신 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도
도 2a 및 도 2b는 0.13㎛급의 고성능 반도체 소자의 금속배선 형성 공정에서 나타나는 문제점을 설명하기 위한 도면
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 확산 방지막
23 : TEOS막 24 : BPSG막
25 : 감광막 26 : 층간 절연막
27 : 콘택홀 28 : 트랜치
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 이중 다마신 형성방법은 구리 배선이 형성된 반도체 기판상에 확산 방지막을 형성하는 단계와, 상기 확산 방지막상에 TEOS막을 형성하는 단계와, 상기 TEOS막상에 TEOS막보다 선택비가 높은 BPSG막을 형성하는 단계와, 상기 BPSG막상에 감광막을 도포한 후 패터닝하여 콘택 영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 BPSG막, TEOS막을 건식 식각으로 1차 식각하고 습식 식각으로 2차 식각하여 T자형 패턴을 형성하는 단계와, 상기 감광막을 제거하는 단계와, 상기 BPSG막의 상부 표면 높이로 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 BPSG막, TEOS막을 제거하여 콘택홀 및 트랜치를 동시에 형성하는 단계와, 상기 콘택홀 저면의 확산 방지막을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 이중 다마신 형성방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 이중 다마신 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 구리(Cu) 배선(도시되지 않음)이 형성된 반도체 기판(21)의 전면에 확산 방지막(22)을 형성하고, 상기 확산 방지막(22)상에 서로 선택비가 다른 절연막으로 TEOS(Tetra Ethyl Ortho Silicate)막(23)과 BPSG(Boron Phosphorus Silicate Glass)막(24)을 차례로 형성한다.
여기서 상기 TEOS막(23)과 BPSG막(24)은 HF 또는 9:1 BOE에서 10:1 정도의 선택비를 갖는다.
한편, 식각 속도가 빠른 TEOS막(23)은 약 8000Å 정도로 형성하고, 식각 속도가 느린 BPSG막(24)은 약 5000Å 정도로 형성한다.
도 3b에 도시한 바와 같이, 상기 BPSG막(24)상에 감광막(25)을 도포한 후, 노광 및 현상 공정으로 감광막(25)을 패터닝하여 콘택 영역을 정의한다.
도 3c에 도시한 바와 같이, 상기 패터닝된 감광막(25)을 마스크로 이용하여상기 BPSG막(24)과 TEOS막(23)을 건식 식각(dry etch)하여 1차로 식각하고, 계속해서 습식 식각하여 2차로 식각한다.
여기서 상기 BPSG막(24)과 TEOS막(23)을 건식 식각과 습식 식각으로 식각할 때 BPSG막(24)보다 식각 속도가 빠른 TEOS막(23)은 습식 식각시 빠르게 식각되어 잔류한 BPSG막(24)과 TEOS막(23)이 "T" 자 형태를 갖게 된다.
도 3d에 도시한 바와 같이, 상기 감광막(25)을 제거하고, 상기 "T"자 형태를 갖는 BPSG막(24) 및 TEOS막(23)을 포함한 반도체 기판(21)의 전면에 유기 화학적 층간 절연막(26)의 회전 코팅하여 형성한다.
한편, 상기 층간 절연막(26)을 형성할 때 그 하부의 BPSG막(24) 및 TEOS막(23)에 가해지는 기계적 응력으로 인한 패턴 무너짐을 방지하기 위하여 층간 절연막(26)의 점도를 의도적으로 낮추어서 응력을 감소시키어 형성한다.
이어, 상기 BPSG막(24)의 상부 표면이 노출되도록 CMP 공정을 통해 연마 공정을 실시한다.
여기서 상기 층간 절연막(26)을 회전 코팅하지 않고 HSQ(Hydrogen Silsequioxane) 등과 같이 회전 코팅할 수 있는 실리카를 사용할 수 있다.
도 3e에 도시한 바와 같이, 상기 BPSG막(24) 및 TEOS막(23)을 습식 식각으로 제거하여 콘택홀(27)과 트랜치(28)를 동시에 형성한다.
이어, 상기 콘택홀(27)의 저면에 형성된 확산 방지막(22)을 건식 식각으로 제거하여 상기 반도체 기판(21)상에 형성된 구리 배선의 표면이 노출시킨다.
그리고 이후 공정은 도면에 도시하지 않았지만 상기 콘택홀(27) 및트랜치(28)을 포함한 전면에 금속막을 증착한 후 에치 백 또는 CMP 공정을 실시하여 금속배선을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 이중 다마신 형성방법은 다음과 같은 효과가 있다.
즉, 서로 다른 선택비를 갖는 두 층의 절연막을 형성한 후 건식 식각과 습식 식각을 병행하여 두 층의 절연막을 선택적으로 제거하고, 전면에 유기 화학적 층간 절연막을 형성한 후에 두 층의 절연막을 제거하여 콘택홀과 트랜치를 동시에 형성함으로서 미스-얼라인의 발생이 없는 자기 정렬 층간 절연막을 형성할 수 있다.
Claims (6)
- 구리 배선이 형성된 반도체 기판상에 확산 방지막을 형성하는 단계;상기 확산 방지막상에 TEOS막을 형성하는 단계;상기 TEOS막상에 TEOS막보다 선택비가 높은 BPSG막을 형성하는 단계;상기 BPSG막상에 감광막을 도포한 후 패터닝하여 콘택 영역을 정의하는 단계;상기 패터닝된 감광막을 마스크로 이용하여 BPSG막, TEOS막을 건식 식각으로 1차 식각하고 습식 식각으로 2차 식각하여 T자형 패턴을 형성하는 단계;상기 감광막을 제거하는 단계;상기 BPSG막의 상부 표면 높이로 반도체 기판의 전면에 층간 절연막을 회전 코팅하여 형성하는 단계;상기 BPSG막, TEOS막을 제거하여 콘택홀 및 트랜치를 동시에 형성하는 단계;상기 콘택홀 저면의 확산 방지막을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 TEOS막과 BPSG막은 HF 또는 9:1 BOE에서 10:1정도의 선택비를 갖는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 TEOS막은 약 8000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 BPSG막은 약 5000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 층간 절연막은 유기 화학적 층간 절연막을 스핀 코팅하여 형성한 후 상기 BPSG막의 상부 표면을 앤드 포인트로하여 CMP 공정으로 연마하여 형성하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
- 제 1 항에 있어서, 상기 층간 절연막은 HSQ 등과 같이 회전 코팅할 수 있는 실리카를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 이중 다마신 형성방법.
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|---|---|---|---|---|
| JP2000124215A (ja) * | 1998-10-19 | 2000-04-28 | Nec Corp | 半導体装置の製造方法 |
| KR20000043240A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체 소자의 금속 전도선 형성방법 |
| US6287961B1 (en) * | 1999-01-04 | 2001-09-11 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method without etch stop layer |
| JP2002076353A (ja) * | 2000-08-31 | 2002-03-15 | Japan Science & Technology Corp | 半導体装置およびその製造方法 |
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