JP2002076353A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ULSIに有用なショットキー・トンネル接合を
利用した電界効果型トランジスタ（ショットキー障壁型
MOS FET ）の製造において、ゲート電極やゲート絶縁膜
の金属及び金属酸化物が高温プロセスにより劣化するの
を防止する。 【解決手段】 ショットキー障壁型MOS FET の製造にお
いて、ソース／ドレイン構造を形成した後にゲート電極
およびゲート絶縁膜を作成するダマシンゲートプロセス
をショットキー障壁型MOS FET に適用することにより、
ゲート電極やゲート絶縁膜が高温の熱処理を受けないよ
うにして、ゲート電極やゲート絶縁膜を構成する金属お
よび金属酸化物が劣化するのを防止する。
利用した電界効果型トランジスタ（ショットキー障壁型
MOS FET ）の製造において、ゲート電極やゲート絶縁膜
の金属及び金属酸化物が高温プロセスにより劣化するの
を防止する。 【解決手段】 ショットキー障壁型MOS FET の製造にお
いて、ソース／ドレイン構造を形成した後にゲート電極
およびゲート絶縁膜を作成するダマシンゲートプロセス
をショットキー障壁型MOS FET に適用することにより、
ゲート電極やゲート絶縁膜が高温の熱処理を受けないよ
うにして、ゲート電極やゲート絶縁膜を構成する金属お
よび金属酸化物が劣化するのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、サブミクロントラ
ンジスタとして期待されるショットキー・トンネル接合
を利用した電界効果型トランジスタ（以後、ショットキ
ー障壁型MOS FETという）およびそれを含む半導体集積
回路装置とその製造方法に関するものであり、超大規模
半導体集積回路（ULSI）に有用な技術を提供する。
ンジスタとして期待されるショットキー・トンネル接合
を利用した電界効果型トランジスタ（以後、ショットキ
ー障壁型MOS FETという）およびそれを含む半導体集積
回路装置とその製造方法に関するものであり、超大規模
半導体集積回路（ULSI）に有用な技術を提供する。
【０００２】
【従来の技術】現在、シリコンを材料とする集積回路技
術は飛躍的な進歩をとげ、高集積化、高密度化が急速に
進んで、すでに256Mbtのメモリが商品化され、研究段階
では1Gb のDRAMも作製可能な状況となっている。これら
のメモリのほとんどは、MOS FET と呼ばれるトランジス
タを使用している。図２に、従来のＮチャネル型MOS FE
T の断面構造を示す。簡単に説明すると、Ｎチャネル型
MOS FET は、Ｐ- 型のシリコン基板８上に形成されたＰ
型のウエル領域７内に作られ、ウエル領域７の上部にゲ
ート絶縁膜５を介して設けられたゲート電極１と、ゲー
ト電極１の両側に形成されたＮ+ 拡散層のソース電極２
およびドレイン電極３で構成される。動作時に、ゲート
絶縁膜５の直下のソース／ドレインイクステンション４
間にチャネル６が生じ、ゲート印加電圧によって制御さ
れる。
術は飛躍的な進歩をとげ、高集積化、高密度化が急速に
進んで、すでに256Mbtのメモリが商品化され、研究段階
では1Gb のDRAMも作製可能な状況となっている。これら
のメモリのほとんどは、MOS FET と呼ばれるトランジス
タを使用している。図２に、従来のＮチャネル型MOS FE
T の断面構造を示す。簡単に説明すると、Ｎチャネル型
MOS FET は、Ｐ- 型のシリコン基板８上に形成されたＰ
型のウエル領域７内に作られ、ウエル領域７の上部にゲ
ート絶縁膜５を介して設けられたゲート電極１と、ゲー
ト電極１の両側に形成されたＮ+ 拡散層のソース電極２
およびドレイン電極３で構成される。動作時に、ゲート
絶縁膜５の直下のソース／ドレインイクステンション４
間にチャネル６が生じ、ゲート印加電圧によって制御さ
れる。
【０００３】上記したようなメモリの高集積化、高密度
化が急速に進んだ背景には、MOS FET を利用したCMOSプ
ロセスにおいて、ムーアの法則と呼ばれる縮小（スケー
リング）則があったからである。
化が急速に進んだ背景には、MOS FET を利用したCMOSプ
ロセスにおいて、ムーアの法則と呼ばれる縮小（スケー
リング）則があったからである。
【０００４】ムーアの法則によると、トランジスタ内部
の電界強度を一定とした場合、ゲート長を1/K 倍にすれ
ば、電圧を1/K 倍し、ゲート絶縁膜容量を1/K 倍すれば
よく、これまでは、容易に半導体集積回路の微細化と大
容量化を達成することができた。しかしながら、ゲート
長がサブミクロン以下である領域においては、短チャネ
ル効果の存在により、このムーアの法則は通用しなくな
る。特に0.1 μm 以下のゲート長においては、これまで
の P、As、B などのイオン注入を利用したトランジスタ
形成法では、製造が困難になる。
の電界強度を一定とした場合、ゲート長を1/K 倍にすれ
ば、電圧を1/K 倍し、ゲート絶縁膜容量を1/K 倍すれば
よく、これまでは、容易に半導体集積回路の微細化と大
容量化を達成することができた。しかしながら、ゲート
長がサブミクロン以下である領域においては、短チャネ
ル効果の存在により、このムーアの法則は通用しなくな
る。特に0.1 μm 以下のゲート長においては、これまで
の P、As、B などのイオン注入を利用したトランジスタ
形成法では、製造が困難になる。
【０００５】この状況を打破するために、現在、世界中
でMOS FET の短チャネル効果を抑制する努力が続けられ
ている。例えば、分子量の大きいアンチモン及びデカボ
ロンのイオン注入や固相拡散による極浅のPN接合の形成
が挙げられる。しかし、PN接合は不純物拡散により形成
されるので、10-20nm の超極浅接合を安定して形成する
ことは困難である。
でMOS FET の短チャネル効果を抑制する努力が続けられ
ている。例えば、分子量の大きいアンチモン及びデカボ
ロンのイオン注入や固相拡散による極浅のPN接合の形成
が挙げられる。しかし、PN接合は不純物拡散により形成
されるので、10-20nm の超極浅接合を安定して形成する
ことは困難である。
【０００６】一方、サブミクロン（0.1 μm ）トランジ
スタのもう一つの問題点は、ゲート絶縁膜の薄膜化に伴
うリーク電流にある。たとえば、ゲート長0.1 μm のゲ
ート酸化膜の膜厚は2nm 以下といわれており、ゲートリ
ーク電流が著しく増大することが懸念されている。そこ
で、いまや多くの研究者が、この問題を解決すべく、高
誘電率ゲート絶縁膜の開発、研究をさかんに行なってい
る状況にある。
スタのもう一つの問題点は、ゲート絶縁膜の薄膜化に伴
うリーク電流にある。たとえば、ゲート長0.1 μm のゲ
ート酸化膜の膜厚は2nm 以下といわれており、ゲートリ
ーク電流が著しく増大することが懸念されている。そこ
で、いまや多くの研究者が、この問題を解決すべく、高
誘電率ゲート絶縁膜の開発、研究をさかんに行なってい
る状況にある。
【０００７】さらにサブミクロントランジスタでは、こ
れに加えて、ゲートの空乏化とゲート電極抵抗の上昇が
問題となり得る。
れに加えて、ゲートの空乏化とゲート電極抵抗の上昇が
問題となり得る。
【０００８】図３により、ゲート空乏化の問題について
説明する。一般に、ゲート電極材料の仕事関数とチャネ
ル部分のシリコンの仕事関数との差に起因した拡散電界
が、ゲート絶縁部及びその近傍に発生する。半導体の性
質をもつポリシリコンを用いたゲート電極12のゲート絶
縁膜界面は、拡散電界のため幾らか空乏化している。ゲ
ート絶縁膜13が比較的厚い場合には、この空乏層はMOS
キャパシタ特性に殆ど影響しないが、ゲート絶縁膜13が
5.0nm 以下の薄膜である場合、空乏層の影響が大きくな
り、ゲート絶縁膜13の物理膜厚を薄膜化したことによる
効果が現れにくくなる。また、ゲートのパターンが微細
になると、ゲート抵抗が上昇する。これらは集積回路の
設計に深刻な影響があると思われる。
説明する。一般に、ゲート電極材料の仕事関数とチャネ
ル部分のシリコンの仕事関数との差に起因した拡散電界
が、ゲート絶縁部及びその近傍に発生する。半導体の性
質をもつポリシリコンを用いたゲート電極12のゲート絶
縁膜界面は、拡散電界のため幾らか空乏化している。ゲ
ート絶縁膜13が比較的厚い場合には、この空乏層はMOS
キャパシタ特性に殆ど影響しないが、ゲート絶縁膜13が
5.0nm 以下の薄膜である場合、空乏層の影響が大きくな
り、ゲート絶縁膜13の物理膜厚を薄膜化したことによる
効果が現れにくくなる。また、ゲートのパターンが微細
になると、ゲート抵抗が上昇する。これらは集積回路の
設計に深刻な影響があると思われる。
【０００９】ところで近年、良好な短チャネル特性を示
すデバイスとして、ソース／ドレインを金属シリサイド
で形成したショットキー障壁型MOS FET が注目されてい
る。
すデバイスとして、ソース／ドレインを金属シリサイド
で形成したショットキー障壁型MOS FET が注目されてい
る。
【００１０】図４に、このショットキー障壁型MOS FET
の構造を示す。支持基板20上にBOX酸化膜19を持つSOI
(Silicon On InsuIator)構造を有し、その上にショット
キー・トンネル接合を利用したMOS FET が作られる。シ
リコン層のチャネル領域18のの上部にゲート絶縁膜１７
を挟んでゲート電極14が設けられ、チャネル領域18の両
側には金属シリサイドのソース領域15とドレイン領域16
が設けられている。このトランジスタの特徴としては、
(1) ソース15とドレイン16が金属であるから、ソース／
ドレイン抵抗は低い、(2) SOI (Silicon On InsuIator)
構造を前提とするから、ソース15とドレイン16の寄生容
量は小さい、(3) 現在のシリコンプロセス( サリサイド
プロセス) によって作製可能である、という特徴があ
る。
の構造を示す。支持基板20上にBOX酸化膜19を持つSOI
(Silicon On InsuIator)構造を有し、その上にショット
キー・トンネル接合を利用したMOS FET が作られる。シ
リコン層のチャネル領域18のの上部にゲート絶縁膜１７
を挟んでゲート電極14が設けられ、チャネル領域18の両
側には金属シリサイドのソース領域15とドレイン領域16
が設けられている。このトランジスタの特徴としては、
(1) ソース15とドレイン16が金属であるから、ソース／
ドレイン抵抗は低い、(2) SOI (Silicon On InsuIator)
構造を前提とするから、ソース15とドレイン16の寄生容
量は小さい、(3) 現在のシリコンプロセス( サリサイド
プロセス) によって作製可能である、という特徴があ
る。
【００１１】図５により、サリサイドプロセスを説明す
る。基板としては、SOl 基板21が使用される。まずで
基板21上にゲート電極22をポリシリコンで形成した後、
でゲートサイドウォール23をシリコン酸化膜堆積後の
枠付けエッチングにより形成し、さらにで金属をスパ
ッタ法などの手法により堆積した後に、ラピットサーマ
ルアニール(RTA) によりシリサイド反応を金属とシリコ
ン間で発生させて、金属シリサイド24を、ソース、ドレ
イン及びゲート上部に自己整合的に形成するものであ
る。
る。基板としては、SOl 基板21が使用される。まずで
基板21上にゲート電極22をポリシリコンで形成した後、
でゲートサイドウォール23をシリコン酸化膜堆積後の
枠付けエッチングにより形成し、さらにで金属をスパ
ッタ法などの手法により堆積した後に、ラピットサーマ
ルアニール(RTA) によりシリサイド反応を金属とシリコ
ン間で発生させて、金属シリサイド24を、ソース、ドレ
イン及びゲート上部に自己整合的に形成するものであ
る。
【００１２】
【発明が解決しようとする課題】先に挙げたサブミクロ
ントランジスタに生じる技術的な諸問題を解決するに
は、ゲート絶縁膜材料としてBST 、 TiO2 、ZrO2等の高
誘電率金属酸化物材料が、またゲート電極材料としては
Ti、TiN 、W のような高融点金属材料を採用することが
望まれる。そして、この材料技術とショットキー障壁型
MOS FET の技術とを組み合わせることにより、サブミク
ロン世代のトランジスタを得ることが期待できる。
ントランジスタに生じる技術的な諸問題を解決するに
は、ゲート絶縁膜材料としてBST 、 TiO2 、ZrO2等の高
誘電率金属酸化物材料が、またゲート電極材料としては
Ti、TiN 、W のような高融点金属材料を採用することが
望まれる。そして、この材料技術とショットキー障壁型
MOS FET の技術とを組み合わせることにより、サブミク
ロン世代のトランジスタを得ることが期待できる。
【００１３】しかし、ショットキー障壁型MOS FET で
は、図４のソース15とドレイン16の部分に金属を堆積し
て高温で熱処理することにより、その金属をソース15お
よびドレイン16部分のシリコンと反応させて、図５に示
す金属シリサイド24を形成しているのが普通である。こ
の場合の熱処理には、例えばTiSi2 の場合であれば800
℃程度の高温が必要であり、このような高温プロセスに
おいては、ゲート電極やゲート絶縁膜に用いられる金属
及び金属酸化物の劣化が懸念されることになる。
は、図４のソース15とドレイン16の部分に金属を堆積し
て高温で熱処理することにより、その金属をソース15お
よびドレイン16部分のシリコンと反応させて、図５に示
す金属シリサイド24を形成しているのが普通である。こ
の場合の熱処理には、例えばTiSi2 の場合であれば800
℃程度の高温が必要であり、このような高温プロセスに
おいては、ゲート電極やゲート絶縁膜に用いられる金属
及び金属酸化物の劣化が懸念されることになる。
【００１４】本発明の課題は、ショットキー障壁型MOS
FET において、製造時の高温プロセスによる金属及び金
属酸化物の劣化を防止することにある。
FET において、製造時の高温プロセスによる金属及び金
属酸化物の劣化を防止することにある。
【００１５】
【課題を解決するための手段】本発明は、ショットキー
障壁型MOS FET の製造において、ソース／ドレイン構造
を形成した後にゲート電極およびゲート絶縁膜を作成す
るダマシンゲートプロセスをショットキー障壁型MOS FE
T に適用することにより、ゲート電極やゲート絶縁膜の
金属および金属酸化物が高温の熱処理を受けないように
して劣化を防止し、上記課題の解決を図るものである。
障壁型MOS FET の製造において、ソース／ドレイン構造
を形成した後にゲート電極およびゲート絶縁膜を作成す
るダマシンゲートプロセスをショットキー障壁型MOS FE
T に適用することにより、ゲート電極やゲート絶縁膜の
金属および金属酸化物が高温の熱処理を受けないように
して劣化を防止し、上記課題の解決を図るものである。
【００１６】図６により、ダマシンゲートプロセスを説
明する。まずでシリコン基板25上にダミーゲート26を
形成後にゲートサイドウォール27を形成し、さらにソー
ス/ドレインのための不純物活性層28の注入を行う。次
にで層間絶縁膜29を堆積した後、でCMP による層間
絶縁膜29のエッチバックを行い、その後でウエットエ
ッチもしくはケミカルドライエッチによりダミーゲート
26を除去し、でゲート絶縁膜30を堆積してからでゲ
ート電極31を堆積する、というものである。
明する。まずでシリコン基板25上にダミーゲート26を
形成後にゲートサイドウォール27を形成し、さらにソー
ス/ドレインのための不純物活性層28の注入を行う。次
にで層間絶縁膜29を堆積した後、でCMP による層間
絶縁膜29のエッチバックを行い、その後でウエットエ
ッチもしくはケミカルドライエッチによりダミーゲート
26を除去し、でゲート絶縁膜30を堆積してからでゲ
ート電極31を堆積する、というものである。
【００１７】このダマシンプロセスの特徴としては、
(1) ゲート電極31及びゲート絶縁膜30をソース/ ドレイ
ン形成後に作製するために、高温熱処理に弱い金属や金
属酸化物をゲート電極及びゲート絶縁膜に用いることが
可能である、(2) ゲート電極31の形成時にプラズマエッ
チングを用いないことから、ゲート絶縁膜30がプラズマ
ダメージフリーになる、ということが挙げられる。
(1) ゲート電極31及びゲート絶縁膜30をソース/ ドレイ
ン形成後に作製するために、高温熱処理に弱い金属や金
属酸化物をゲート電極及びゲート絶縁膜に用いることが
可能である、(2) ゲート電極31の形成時にプラズマエッ
チングを用いないことから、ゲート絶縁膜30がプラズマ
ダメージフリーになる、ということが挙げられる。
【００１８】そのため、シリサイド反応時に加わる熱処
理、例えばTiSi2 などでは、抵抗の低いC54 相を得るた
めには800 ℃以上の熱処理が必要となるが、本発明で
は、ダマシンプロセスを使用することで、ゲート電極と
ゲート絶縁膜には直接熱障壁が加わらないようにして、
熱に弱い金属や金属酸化物をゲート材料にすることを可
能にする。
理、例えばTiSi2 などでは、抵抗の低いC54 相を得るた
めには800 ℃以上の熱処理が必要となるが、本発明で
は、ダマシンプロセスを使用することで、ゲート電極と
ゲート絶縁膜には直接熱障壁が加わらないようにして、
熱に弱い金属や金属酸化物をゲート材料にすることを可
能にする。
【００１９】
【発明の実施の形態】図１により、本発明の１実施の形
態によるショットキー障壁型MOS FET の製造プロセスを
説明する。プロセスの処理順序は〜で示される。
態によるショットキー障壁型MOS FET の製造プロセスを
説明する。プロセスの処理順序は〜で示される。
【００２０】基板としては、SOI 基板を前提とする。BO
DY膜厚及びBOX 酸化膜厚は最適化により任意に決定す
る。 犠牲ゲート絶縁膜を熱酸化膜にて形成後、ダミーゲ
ートをポリシリコン部34単一で、またはシリコン窒化膜
部35とポリシリコン部34の二重構造で形成する。ダミー
ゲートの高さは、ドライエッチ特性等のプロセスに最適
化された膜厚にて行う。 ダミーゲートのポリシリコン部34の側壁に、熱酸化
または枠付けエッチによりサイドウォール36を形成す
る。本トランジスタではLDD 構造は採らないことから、
サイドウォールの役目はソース／ドレインのシリサイド
とダミーゲートが接触することを防止することにあり、
10mn以上の厚さの酸化膜がダミーゲート側壁に有れば足
りる。 ソース／ドレインを金属シリサイド37により形成す
る。そのため、金属をスパッタ法、CVD 法、真空蒸着法
のいずれかの方法によりソース/ ドレイン領域に成膜
し、高温熱処理によりシリサイド化を行う。その際のシ
リサイド37の形成温度は、800 ℃程度まで設定可能であ
るから、ゲート材料に起因した温度の制約はほとんど存
在しない。 カバレッジのよい層間絶縁膜38をシリコン酸化膜で
堆積する。このシリコン酸化膜はCVD 法によっても良い
しスパッタ法によってもよい。 層間絶縁膜38の平坦化は、CMP もしくはドライエッ
チを用いて行う。また、従来のSOG を用いた平坦化プロ
セスを用いても良い。 層間絶縁膜エッチバックにより、ダミーゲートの頭
を露出させる。ダミーゲート構造が、シリコン窒化膜部
35とポリシリコン部34の二重構造である場合、シリコン
窒化膜部35はエッチストッパーの役目をする。 ダミーゲートのシリコン窒化膜部35とポリシリコン
部34を除去する。シリコン窒化膜部35は、熱リン酸(180
℃) を用いて除去できる。シリコン窒化膜部35を除去し
た後、ポリシリコン部34を除去する。ポリシリコン部34
は、TMAHなどのアルカリ溶液に溶けるが、CF4 ＋02のケ
ミカルドライエッチを用いても良い。 さらに犠牲ゲート絶縁膜を100:1DHFで除去した後、
再酸化して薄膜酸化膜(〜0.1nm ) を成膜する。その上
からTaO5、BST 等の高誘電率材料を堆積し、高誘電率ゲ
ート絶縁膜39を形成する。 ついで金属ゲート材料(TiN、Ti、W)等を堆積し、金
属ゲート電極40を形成する。金属ゲート材料は、ダミー
ゲートが除去された空間にドライエッチバックにて埋め
込まれる。
DY膜厚及びBOX 酸化膜厚は最適化により任意に決定す
る。 犠牲ゲート絶縁膜を熱酸化膜にて形成後、ダミーゲ
ートをポリシリコン部34単一で、またはシリコン窒化膜
部35とポリシリコン部34の二重構造で形成する。ダミー
ゲートの高さは、ドライエッチ特性等のプロセスに最適
化された膜厚にて行う。 ダミーゲートのポリシリコン部34の側壁に、熱酸化
または枠付けエッチによりサイドウォール36を形成す
る。本トランジスタではLDD 構造は採らないことから、
サイドウォールの役目はソース／ドレインのシリサイド
とダミーゲートが接触することを防止することにあり、
10mn以上の厚さの酸化膜がダミーゲート側壁に有れば足
りる。 ソース／ドレインを金属シリサイド37により形成す
る。そのため、金属をスパッタ法、CVD 法、真空蒸着法
のいずれかの方法によりソース/ ドレイン領域に成膜
し、高温熱処理によりシリサイド化を行う。その際のシ
リサイド37の形成温度は、800 ℃程度まで設定可能であ
るから、ゲート材料に起因した温度の制約はほとんど存
在しない。 カバレッジのよい層間絶縁膜38をシリコン酸化膜で
堆積する。このシリコン酸化膜はCVD 法によっても良い
しスパッタ法によってもよい。 層間絶縁膜38の平坦化は、CMP もしくはドライエッ
チを用いて行う。また、従来のSOG を用いた平坦化プロ
セスを用いても良い。 層間絶縁膜エッチバックにより、ダミーゲートの頭
を露出させる。ダミーゲート構造が、シリコン窒化膜部
35とポリシリコン部34の二重構造である場合、シリコン
窒化膜部35はエッチストッパーの役目をする。 ダミーゲートのシリコン窒化膜部35とポリシリコン
部34を除去する。シリコン窒化膜部35は、熱リン酸(180
℃) を用いて除去できる。シリコン窒化膜部35を除去し
た後、ポリシリコン部34を除去する。ポリシリコン部34
は、TMAHなどのアルカリ溶液に溶けるが、CF4 ＋02のケ
ミカルドライエッチを用いても良い。 さらに犠牲ゲート絶縁膜を100:1DHFで除去した後、
再酸化して薄膜酸化膜(〜0.1nm ) を成膜する。その上
からTaO5、BST 等の高誘電率材料を堆積し、高誘電率ゲ
ート絶縁膜39を形成する。 ついで金属ゲート材料(TiN、Ti、W)等を堆積し、金
属ゲート電極40を形成する。金属ゲート材料は、ダミー
ゲートが除去された空間にドライエッチバックにて埋め
込まれる。
【００２１】
【発明の効果】本発明により、ショットキー・トンネル
接合を利用したショットキー障壁型MOS FET にダマシン
ゲート構造を採用したことで、ゲート絶縁膜及びゲート
電極材料の処理温度の制約が無くなり、良好な特性を有
するゲート電極構造を得ることが可能になるとともに、
ゲートリーク特性やゲート空乏化が抑制され、トランジ
スタの性能向上に資することができる。また、ゲート絶
縁膜として高誘電体材料を用いることが可能になり、ト
ランジスタのgm特性を向上させることができる。
接合を利用したショットキー障壁型MOS FET にダマシン
ゲート構造を採用したことで、ゲート絶縁膜及びゲート
電極材料の処理温度の制約が無くなり、良好な特性を有
するゲート電極構造を得ることが可能になるとともに、
ゲートリーク特性やゲート空乏化が抑制され、トランジ
スタの性能向上に資することができる。また、ゲート絶
縁膜として高誘電体材料を用いることが可能になり、ト
ランジスタのgm特性を向上させることができる。
【００２２】さらに本発明により、サブミクロントラン
ジスタとして有望なショットキー障壁型MOS FET とダマ
シンゲート構造が組み合わされたことで、トランジスタ
の短チャネル特性が向上し、ULSIの集積度を飛躍的に向
上させることが可能になる。また、ショットキー障壁型
MOS FET は信号遅延特性にも優れているので、これと金
属ゲート電極が組み合わされたことにより、動作速度の
大幅な向上が得られる。
ジスタとして有望なショットキー障壁型MOS FET とダマ
シンゲート構造が組み合わされたことで、トランジスタ
の短チャネル特性が向上し、ULSIの集積度を飛躍的に向
上させることが可能になる。また、ショットキー障壁型
MOS FET は信号遅延特性にも優れているので、これと金
属ゲート電極が組み合わされたことにより、動作速度の
大幅な向上が得られる。
【図１】本発明の１実施の形態によるショットキー障壁
型MOS FET の製造方法の説明図である。
型MOS FET の製造方法の説明図である。
【図２】従来のMOS FET の断面構造図である。
【図３】ゲート近傍のエネルギーバンド構造を示す説明
図である。
図である。
【図４】ショットキー障壁型MOS FET の断面構造図であ
る。
る。
【図５】従来のショットキー障壁型MOS FET のサリサイ
ドプロセスを利用した製造方法の説明図である。
ドプロセスを利用した製造方法の説明図である。
【図６】ダマシンゲートプロセスの説明図である。
1 ：ゲート電極 2 ：ソース電極 3 ：ドレイン電極 4 ：ソース/ ドレインイクステンション 5 ：ゲート絶縁膜 6 ：チャネル 7 ：ウエル領域 8 ：シリコン基板 9 ：ゲート電極( ポリシリコン) のフェルミ準位 10：ゲート絶縁膜( シリコン酸化膜) の禁制帯 11：チャネル( 単結晶) シリコンのフェルミ準位 12：ゲート電極( ポリシリコン) 領域 13：ゲート絶縁膜( シリコン酸化膜) 領域 14：ゲート電極 15：ソース領域( 金属) 16：ドレイン領域( 金属) 17：ゲート絶縁膜 18：チャネル領域( 半導体) 19：BOX 酸化膜(SOI構造) 20：支持基板(SOI構造) 21：SOI 基板 22：ポリシリコンゲート電極 23：ゲートサイドウォール 24：金属シリサイド 25：シリコン基板 26：ダミーゲート 27：ゲートサイドウォール 28：不純物活性層 29：層間絶縁膜 30：高誘電率ゲート絶縁膜 31：金属ゲート電極 32：SOI 基板 33：SOI BODY層 34：ダミーゲートのポリシリコン部 35：ダミーゲートのシリコン窒化膜部 36：ゲートサイドウォール 37：金属シリサイド 38：層間絶縁膜 39：高誘電率ゲート絶縁膜 40：金属ゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 AA09 BB14 BB18 BB25 BB30 CC05 DD03 DD04 DD34 DD37 DD43 DD65 DD79 DD84 EE03 EE16 FF07 FF13 FF18 GG09 HH20 5F110 AA06 AA17 AA30 BB20 DD05 DD13 EE01 EE04 EE50 FF01 FF02 FF09 FF22 GG02 GG12 HK05 HK40 QQ19
Claims (6)
- 【請求項１】 基板上のシリコン層に形成された金属シ
リサイドのソース領域およびドレイン領域と、ソース領
域とドレイン領域に挟まれたチャネル領域と、チャネル
領域の上にゲート絶縁膜を介して設けられたゲート電極
とを備え、 上記ゲート絶縁膜およびゲート電極は、ダマシンゲート
構造を有することを特徴とするショットキー・トンネル
接合を利用した電界効果型トランジスタを含む半導体集
積回路装置。 - 【請求項２】 シリコン層は、SOI 基板上に形成された
ものであることを特徴とする請求項１に記載の半導体集
積回路装置。 - 【請求項３】 基板上のシリコン層に形成された金属シ
リサイドのソース領域およびドレイン領域と、ソース領
域とドレイン領域に挟まれたチャネル領域と、チャネル
領域の上にゲート絶縁膜を介して設けられたゲート電極
とを備え、 上記ゲート絶縁膜およびゲート電極は、ダマシンゲート
構造を有することを特徴とするショットキー・トンネル
接合を利用した電界効果型トランジスタ。 - 【請求項４】 ショットキー・トンネル接合を利用した
電界効果型トランジスタを含む半導体集積回路装置の製
造方法において、基板上のシリコン層にチャネル領域
と、金属シリサイドのソース領域およびドレイン領域と
を形成し、その後にダマシンゲートプロセスによりゲー
ト絶縁膜およびゲート電極を形成することによりショッ
トキー・トンネル接合を利用した電界効果型トランジス
タを作成することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項５】 基板は、SOI 基板であることを特徴とす
る請求項４に記載の半導体集積回路装置の製造方法。 - 【請求項６】 基板上のシリコン層に、チャネル領域
と、金属シリサイドのソース領域およびドレイン領域と
を形成し、その後にダマシンゲートプロセスによりゲー
ト絶縁膜およびゲート電極を形成することを特徴とする
ショットキー・トンネル接合を利用した電界効果型トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263212A JP2002076353A (ja) | 2000-08-31 | 2000-08-31 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263212A JP2002076353A (ja) | 2000-08-31 | 2000-08-31 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002076353A true JP2002076353A (ja) | 2002-03-15 |
Family
ID=18750790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000263212A Pending JP2002076353A (ja) | 2000-08-31 | 2000-08-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076353A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393966B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 다마신 형성방법 |
| JP2007158294A (ja) * | 2005-12-08 | 2007-06-21 | Korea Electronics Telecommun | ショットキー障壁トンネルトランジスタ及びその製造方法 |
| US20100176421A1 (en) * | 2007-07-20 | 2010-07-15 | Imec | Damascene contacts on iii-v cmos devices |
| JP2016149546A (ja) * | 2015-02-06 | 2016-08-18 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
-
2000
- 2000-08-31 JP JP2000263212A patent/JP2002076353A/ja active Pending
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| US7981735B2 (en) | 2005-12-08 | 2011-07-19 | Electronics And Telecommunications Research Institute | Method of manufacturing a Schottky barrier tunnel transistor |
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| US8492261B2 (en) * | 2007-07-20 | 2013-07-23 | Imec | Damascene contacts on III-V CMOS devices |
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