JPH1174509A - Ｍｏｓｆｅｔトランジスタ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔトランジスタ及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 21
- 239000010936 titanium Substances 0.000 claims abstract description 19
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 33
- 229910052723 transition metal Inorganic materials 0.000 claims description 13
- 150000003624 transition metals Chemical class 0.000 claims description 13
- 230000004913 activation Effects 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 29
- 239000010409 thin film Substances 0.000 abstract description 10
- 239000012535 impurity Substances 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 3
- 230000003213 activating effect Effects 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 2
- 239000002184 metal Substances 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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Abstract
(57)【要約】
【課題】 所望の電気的特性を維持しながら、ゲート電
極と活性化領域（ソース／ドレイン領域）上に形成され
るシリサイドによるゲート電極とソース／ドレイン領域
のショートを防止し得るＭＯＳＦＥＴトランジスタ及び
その製造方法を提供すること。 【解決手段】 スペーサ５５ａとゲート電極５３側壁及
び半導体基板面間に介在される酸化薄膜５４の端部に食
刻溝５６を形成して、この溝５６にシリサイド形成時の
転移金属の体積膨張を吸収する。
極と活性化領域（ソース／ドレイン領域）上に形成され
るシリサイドによるゲート電極とソース／ドレイン領域
のショートを防止し得るＭＯＳＦＥＴトランジスタ及び
その製造方法を提供すること。 【解決手段】 スペーサ５５ａとゲート電極５３側壁及
び半導体基板面間に介在される酸化薄膜５４の端部に食
刻溝５６を形成して、この溝５６にシリサイド形成時の
転移金属の体積膨張を吸収する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴトラン
ジスタ及びその製造方法に係り、特にゲート電極と活性
化領域（ソース／ドレイン領域）の上部にシリサイドを
形成するサリサイド(Self Aligned Silicide) 工程に
起因して発生するゲートとソース／ドレイン間のショー
トを防止し得るＭＯＳＦＥＴトランジスタ及びその製造
方法に関する。
ジスタ及びその製造方法に係り、特にゲート電極と活性
化領域（ソース／ドレイン領域）の上部にシリサイドを
形成するサリサイド(Self Aligned Silicide) 工程に
起因して発生するゲートとソース／ドレイン間のショー
トを防止し得るＭＯＳＦＥＴトランジスタ及びその製造
方法に関する。
【０００２】
【従来の技術】ＬＤＤ ＭＯＳＦＥＴトランジスタにお
いては、ゲート電極とソース／ドレイン領域（活性化領
域）に、金属配線との接触抵抗を減らすためにシリサイ
ドを形成している。
いては、ゲート電極とソース／ドレイン領域（活性化領
域）に、金属配線との接触抵抗を減らすためにシリサイ
ドを形成している。
【０００３】このようなＬＤＤ ＭＯＳＦＥＴトランジ
スタの製造工程を図７ないし図１２の断面図を参照して
詳しく説明する。まず、図７に示すように、シリコン基
板１０の表面近くにウェル（図示されず）を形成した
後、ウェル中央上部に順次にゲート酸化膜２０とゲート
電極３０を形成する。次に、ＬＤＤ形成のためのイオン
注入を行った後、図８に示すように、それら結果物上に
熱酸化法により第１酸化膜22を形成し、さらにＣＶＤ法
により第２酸化膜２４を形成する。
スタの製造工程を図７ないし図１２の断面図を参照して
詳しく説明する。まず、図７に示すように、シリコン基
板１０の表面近くにウェル（図示されず）を形成した
後、ウェル中央上部に順次にゲート酸化膜２０とゲート
電極３０を形成する。次に、ＬＤＤ形成のためのイオン
注入を行った後、図８に示すように、それら結果物上に
熱酸化法により第１酸化膜22を形成し、さらにＣＶＤ法
により第２酸化膜２４を形成する。
【０００４】次いで、図９に示すように、乾式食刻工程
を施して前記第２酸化膜２４と第１酸化膜２２を食刻す
ることにより、ゲート電極３０の側壁にスペーサ２４ａ
を形成する。その後、適切なイオン注入工程を施した
後、不純物イオンを活性化させることによりソース／ド
レイン領域（図示されず）を形成する。
を施して前記第２酸化膜２４と第１酸化膜２２を食刻す
ることにより、ゲート電極３０の側壁にスペーサ２４ａ
を形成する。その後、適切なイオン注入工程を施した
後、不純物イオンを活性化させることによりソース／ド
レイン領域（図示されず）を形成する。
【０００５】その後、図１０に示すように、それら結果
物の全面に転移金属としてチタン(Ti)４１を蒸着する。
次いで、図１１に示すように、シリサイデーション(Sil
icidation)を実施してチタンをシリサイド化した後未反
応チタンを除去し、反復熱処理を行うことにより、ゲー
ト電極30とソース／ドレイン領域の上部にシリサイド４
２，４２ａを完成させる。
物の全面に転移金属としてチタン(Ti)４１を蒸着する。
次いで、図１１に示すように、シリサイデーション(Sil
icidation)を実施してチタンをシリサイド化した後未反
応チタンを除去し、反復熱処理を行うことにより、ゲー
ト電極30とソース／ドレイン領域の上部にシリサイド４
２，４２ａを完成させる。
【０００６】
【発明が解決しようとする課題】しかるに、従来のこの
ようなＬＤＤ ＭＯＳＦＥＴトランジスタの製造方法で
は、反復熱処理によるシリサイデーションの進行時に純
粋なチタン（転移金属）がシリサイド化されながら約3.
5 倍の体積膨張があるため、工程条件により差はある
が、図１２に示すように、ゲート電極３０及びソース／
ドレイン領域上部のシリサイド４２，４２ａがスペーサ
２４ａ上にも延びて相互に連結されることがあり、この
ようになると、ゲート電極３０とソース／ドレインにシ
ョート（以下、" ＧＳＤショート" という）が発生し
て、素子を劣化させるという問題点があった。
ようなＬＤＤ ＭＯＳＦＥＴトランジスタの製造方法で
は、反復熱処理によるシリサイデーションの進行時に純
粋なチタン（転移金属）がシリサイド化されながら約3.
5 倍の体積膨張があるため、工程条件により差はある
が、図１２に示すように、ゲート電極３０及びソース／
ドレイン領域上部のシリサイド４２，４２ａがスペーサ
２４ａ上にも延びて相互に連結されることがあり、この
ようになると、ゲート電極３０とソース／ドレインにシ
ョート（以下、" ＧＳＤショート" という）が発生し
て、素子を劣化させるという問題点があった。
【０００７】このようなＧＳＤショートを防止するため
にスペーサ２４ａの幅を広くすることも行われている
が、この方法はＬＤＤ領域が長くなってトランジスタの
動作速度を低下させるから、好ましい方法ではない。
にスペーサ２４ａの幅を広くすることも行われている
が、この方法はＬＤＤ領域が長くなってトランジスタの
動作速度を低下させるから、好ましい方法ではない。
【０００８】本発明の目的は、所望の電気的特性を維持
して、シリサイドによるＧＳＤショートを防止し得るＭ
ＯＳＦＥＴトランジスタ及びその製造方法を提供しよう
とするものである。
して、シリサイドによるＧＳＤショートを防止し得るＭ
ＯＳＦＥＴトランジスタ及びその製造方法を提供しよう
とするものである。
【０００９】
【課題を解決するための手段】上記課題を解決し上記目
的を達成するために本発明は、半導体基板上にゲート電
極が形成され、このゲート電極上と前記基板の活性化領
域上にシリサイドが形成されるＭＯＳＦＥＴトランジス
タにおいて、前記ゲート電極の側壁に、該側壁と半導体
基板面との間に酸化膜を挟んでスペーサが形成され、こ
のスペーサの上部と下部に露出した前記酸化膜の端部に
溝が形成され、この溝内に前記シリサイド形成時の転移
金属の体積膨張を吸収したことを特徴とするＭＯＳＦＥ
Ｔトランジスタとする。
的を達成するために本発明は、半導体基板上にゲート電
極が形成され、このゲート電極上と前記基板の活性化領
域上にシリサイドが形成されるＭＯＳＦＥＴトランジス
タにおいて、前記ゲート電極の側壁に、該側壁と半導体
基板面との間に酸化膜を挟んでスペーサが形成され、こ
のスペーサの上部と下部に露出した前記酸化膜の端部に
溝が形成され、この溝内に前記シリサイド形成時の転移
金属の体積膨張を吸収したことを特徴とするＭＯＳＦＥ
Ｔトランジスタとする。
【００１０】また、本発明は、半導体基板上にゲート酸
化膜及びゲート電極をそれぞれ形成する工程と、それら
結果物上の全面に酸化膜及びスペーサ形成膜を順次に形
成する工程と、前記スペーサ形成膜及び前記酸化膜を食
刻して、前記ゲート電極の側壁に、該側壁と半導体基板
面との間に前記酸化膜を挟んでスペーサを形成する工程
と、前記スペーサの上部及び下部の両方にそれぞれ露出
する前記酸化膜の端部を食刻して溝を形成する工程と、
それら結果物上に転移金属を蒸着した後１次シリサイデ
ーションを実施し、未反応転移金属を除去した後反復熱
処理を施して前記ゲート電極と前記基板の活性化領域上
にシリサイドを形成する工程とを具備することを特徴と
するＭＯＳＦＥＴトランジスタの製造方法とする。
化膜及びゲート電極をそれぞれ形成する工程と、それら
結果物上の全面に酸化膜及びスペーサ形成膜を順次に形
成する工程と、前記スペーサ形成膜及び前記酸化膜を食
刻して、前記ゲート電極の側壁に、該側壁と半導体基板
面との間に前記酸化膜を挟んでスペーサを形成する工程
と、前記スペーサの上部及び下部の両方にそれぞれ露出
する前記酸化膜の端部を食刻して溝を形成する工程と、
それら結果物上に転移金属を蒸着した後１次シリサイデ
ーションを実施し、未反応転移金属を除去した後反復熱
処理を施して前記ゲート電極と前記基板の活性化領域上
にシリサイドを形成する工程とを具備することを特徴と
するＭＯＳＦＥＴトランジスタの製造方法とする。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１ないし図６は本発明に
係るＭＯＳＦＥＴトランジスタの製造方法の実施の形態
を示す断面図であり、この断面図を用いて以下構造と製
造方法を同時に説明する。
施の形態を詳細に説明する。図１ないし図６は本発明に
係るＭＯＳＦＥＴトランジスタの製造方法の実施の形態
を示す断面図であり、この断面図を用いて以下構造と製
造方法を同時に説明する。
【００１２】まず、図１に示すように、シリコン基板５
１にウェル領域及び素子分離構造（共に図示せず）を形
成した後、基板上に酸化膜とポリシリコンを堆積させ、
これらを写真食刻工程によりパターニングすることによ
り、基板上（ウェルの中央上部）にゲート酸化膜５２と
ポリシリコンゲート電極５３をそれぞれ形成する。しか
る後、ＬＤＤ形成のためのイオン注入を行う。
１にウェル領域及び素子分離構造（共に図示せず）を形
成した後、基板上に酸化膜とポリシリコンを堆積させ、
これらを写真食刻工程によりパターニングすることによ
り、基板上（ウェルの中央上部）にゲート酸化膜５２と
ポリシリコンゲート電極５３をそれぞれ形成する。しか
る後、ＬＤＤ形成のためのイオン注入を行う。
【００１３】次いで、前記ゲート電極５３を熱酸化した
後、図２に示すように、それら結果物上の全面に厚さ１
００〜２００Å程度の酸化薄膜５４を成長させ、さらに
その上にスペーサ形成膜としてＳｉＮ膜（シリコン窒化
膜）５５を堆積させる。このとき、上述したＬＤＤ形成
のためのイオン注入工程条件に影響を与えないように、
酸化薄膜５４は８００℃以下の温度で成膜する。
後、図２に示すように、それら結果物上の全面に厚さ１
００〜２００Å程度の酸化薄膜５４を成長させ、さらに
その上にスペーサ形成膜としてＳｉＮ膜（シリコン窒化
膜）５５を堆積させる。このとき、上述したＬＤＤ形成
のためのイオン注入工程条件に影響を与えないように、
酸化薄膜５４は８００℃以下の温度で成膜する。
【００１４】次いで、乾式食刻工程を施して前記ＳｉＮ
膜５５と酸化薄膜５４を選択的に食刻除去することによ
り、図３に示すように、ゲート電極５３の側壁に、該側
壁と半導体基板面間に前記酸化薄膜５４を挟んでＳｉＮ
膜５５によるスペーサ５５ａを形成する。このスペーサ
５５ａの形成工程時、前記酸化薄膜５４は食刻終点検出
を容易にしてスペーサ乾式食刻時に発生する活性化領域
（ソース／ドレイン形成領域）の損傷を防止すると共
に、トランジスタのオーバーラップキャパシタンスを減
少させる役割を行う。しかる後、適切なイオン注入工程
を施し、不純物イオンを活性化させることによりソース
／ドレイン領域（図示されず）を形成する。
膜５５と酸化薄膜５４を選択的に食刻除去することによ
り、図３に示すように、ゲート電極５３の側壁に、該側
壁と半導体基板面間に前記酸化薄膜５４を挟んでＳｉＮ
膜５５によるスペーサ５５ａを形成する。このスペーサ
５５ａの形成工程時、前記酸化薄膜５４は食刻終点検出
を容易にしてスペーサ乾式食刻時に発生する活性化領域
（ソース／ドレイン形成領域）の損傷を防止すると共
に、トランジスタのオーバーラップキャパシタンスを減
少させる役割を行う。しかる後、適切なイオン注入工程
を施し、不純物イオンを活性化させることによりソース
／ドレイン領域（図示されず）を形成する。
【００１５】次いで、図４に示すように等方性湿式食刻
を施して、スペーサ５５ａの上部と下部の両方にそれぞ
れ露出している酸化薄膜５４の端部を２００Å程度の深
さに食刻することにより、そこに食刻溝５６を形成す
る。
を施して、スペーサ５５ａの上部と下部の両方にそれぞ
れ露出している酸化薄膜５４の端部を２００Å程度の深
さに食刻することにより、そこに食刻溝５６を形成す
る。
【００１６】次いで、図５に示すように、それら結果物
上の全面に転移金属としてチタン５７を堆積させ熱処理
により１次シリサイデーションを実施した後、未反応チ
タンを選択的に除去する。このチタンのシリサイデーシ
ョン工程でポリシリコンからなるゲート電極５３と基板
の活性化領域の上部に位置するチタン５７はシリサイド
化され、ＳｉＮ膜からなるスペーサ５５ａ上のチタン５
７は未反応状態に残り、以後未反応チタンを除去すると
図６に示すように、ゲート電極５３と活性化領域上部の
みにシリサイド５８ａ，５８ｂが形成される。
上の全面に転移金属としてチタン５７を堆積させ熱処理
により１次シリサイデーションを実施した後、未反応チ
タンを選択的に除去する。このチタンのシリサイデーシ
ョン工程でポリシリコンからなるゲート電極５３と基板
の活性化領域の上部に位置するチタン５７はシリサイド
化され、ＳｉＮ膜からなるスペーサ５５ａ上のチタン５
７は未反応状態に残り、以後未反応チタンを除去すると
図６に示すように、ゲート電極５３と活性化領域上部の
みにシリサイド５８ａ，５８ｂが形成される。
【００１７】次いで、再度熱処理工程を反復的に実施し
てシリサイデーションを完了させる。このとき、前記酸
化薄膜５４に形成された食刻溝５６はチタンがシリサイ
ド化されるときに膨張する体積を吸収する。その結果、
シリサイド５８ａ，５８ｂがスペーサ５５ａ上に延び
ず、ゲート電極５３と活性化領域上部のシリサイド５８
ａ，５８ｂが連結されることが防止される。
てシリサイデーションを完了させる。このとき、前記酸
化薄膜５４に形成された食刻溝５６はチタンがシリサイ
ド化されるときに膨張する体積を吸収する。その結果、
シリサイド５８ａ，５８ｂがスペーサ５５ａ上に延び
ず、ゲート電極５３と活性化領域上部のシリサイド５８
ａ，５８ｂが連結されることが防止される。
【００１８】このような本発明の実施の形態により製造
されたゲート／ソース／ドレイン領域が０．３５μｍ幅
以下のトランジスタと既存の工程により製造したＭＯＳ
ＦＥＴトランジスタとを比較したところ、スレッショル
ド電圧、飽和電流、絶縁破壊、動作速度などの電気的特
性は同様であるかまたは類似しているが、本発明の実施
の形態によるトランジスタの場合は、ＧＳＤショートに
よる素子劣化現象が殆ど確認されなかった。
されたゲート／ソース／ドレイン領域が０．３５μｍ幅
以下のトランジスタと既存の工程により製造したＭＯＳ
ＦＥＴトランジスタとを比較したところ、スレッショル
ド電圧、飽和電流、絶縁破壊、動作速度などの電気的特
性は同様であるかまたは類似しているが、本発明の実施
の形態によるトランジスタの場合は、ＧＳＤショートに
よる素子劣化現象が殆ど確認されなかった。
【００１９】なお、上記の実施の形態では、シリサイド
を形成するための転移金属としてチタンを用いたが、チ
タン以外に、ニッケル、コバルトまたはチタンを含むそ
れらの合金を用いることができる。また、この転移金属
はプラズマ蒸着法を用いて基板上に蒸着される。
を形成するための転移金属としてチタンを用いたが、チ
タン以外に、ニッケル、コバルトまたはチタンを含むそ
れらの合金を用いることができる。また、この転移金属
はプラズマ蒸着法を用いて基板上に蒸着される。
【００２０】
【発明の効果】以上詳細に説明したように本発明によれ
ば、スペーサとゲート電極側壁及び半導体基板面間に介
在される酸化膜の端部に溝を形成して、この溝に転移金
属の体積膨張を吸収することにより、所望の電気的特性
を維持して、シリサイドによるＧＳＤショートの発生問
題を解決し得る。
ば、スペーサとゲート電極側壁及び半導体基板面間に介
在される酸化膜の端部に溝を形成して、この溝に転移金
属の体積膨張を吸収することにより、所望の電気的特性
を維持して、シリサイドによるＧＳＤショートの発生問
題を解決し得る。
【図１】本発明のＭＯＳＦＥＴトランジスタの製造方法
の実施の形態を示す断面図。
の実施の形態を示す断面図。
【図２】本発明のＭＯＳＦＥＴトランジスタの製造方法
の実施の形態を示す断面図。
の実施の形態を示す断面図。
【図３】本発明のＭＯＳＦＥＴトランジスタの製造方法
の実施の形態を示す断面図。
の実施の形態を示す断面図。
【図４】本発明のＭＯＳＦＥＴトランジスタの製造方法
の実施の形態を示す断面図。
の実施の形態を示す断面図。
【図５】本発明のＭＯＳＦＥＴトランジスタの製造方法
の実施の形態を示す断面図。
の実施の形態を示す断面図。
【図６】本発明のＭＯＳＦＥＴトランジスタの製造方法
の実施の形態を示す断面図。
の実施の形態を示す断面図。
【図７】従来のＬＤＤ ＭＯＳＦＥＴトランジスタの製
造方法を示す断面図。
造方法を示す断面図。
【図８】従来のＬＤＤ ＭＯＳＦＥＴトランジスタの製
造方法を示す断面図。
造方法を示す断面図。
【図９】従来のＬＤＤ ＭＯＳＦＥＴトランジスタの製
造方法を示す断面図。
造方法を示す断面図。
【図１０】従来のＬＤＤ ＭＯＳＦＥＴトランジスタの
製造方法を示す断面図。
製造方法を示す断面図。
【図１１】従来のＬＤＤ ＭＯＳＦＥＴトランジスタの
製造方法を示す断面図。
製造方法を示す断面図。
【図１２】従来のＬＤＤ ＭＯＳＦＥＴトランジスタの
製造方法を示す断面図。
製造方法を示す断面図。
５１ シリコン基板 ５２ ゲート酸化膜 ５３ ポリシリコンゲート電極 ５４ 酸化薄膜 ５５ ＳｉＮ膜 ５５ａ スペーサ ５６ 食刻溝 ５７ チタン ５８ａ，５８ｂ シリサイド
Claims (8)
- 【請求項１】 半導体基板上にゲート電極が形成され、
このゲート電極上と前記基板の活性化領域上にシリサイ
ドが形成されるＭＯＳＦＥＴトランジスタにおいて、 前記ゲート電極の側壁に、該側壁と半導体基板面との間
に酸化膜を挟んでスペーサが形成され、このスペーサの
上部と下部に露出した前記酸化膜の端部に溝が形成さ
れ、この溝内に前記シリサイド形成時の転移金属の体積
膨張を吸収したことを特徴とするＭＯＳＦＥＴトランジ
スタ。 - 【請求項２】 半導体基板上にゲート酸化膜及びゲート
電極をそれぞれ形成する工程と、 それら結果物上の全面に酸化膜及びスペーサ形成膜を順
次に形成する工程と、 前記スペーサ形成膜及び前記酸化膜を食刻して、前記ゲ
ート電極の側壁に、該側壁と半導体基板面との間に前記
酸化膜を挟んでスペーサを形成する工程と、 前記スペーサの上部及び下部の両方にそれぞれ露出する
前記酸化膜の端部を食刻して溝を形成する工程と、 それら結果物上に転移金属を蒸着した後１次シリサイデ
ーションを実施し、未反応転移金属を除去した後反復熱
処理を施して前記ゲート電極と前記基板の活性化領域上
にシリサイドを形成する工程とを具備することを特徴と
するＭＯＳＦＥＴトランジスタの製造方法。 - 【請求項３】 前記酸化膜の溝は湿式食刻により形成さ
れことを特徴とする請求項２記載のＭＯＳＦＥＴトラン
ジスタの製造方法。 - 【請求項４】 前記酸化膜の溝は２００Åの深さに形成
されることを特徴とする請求項２記載のＭＯＳＦＥＴト
ランジスタの製造方法。 - 【請求項５】 前記酸化膜は、８００℃以下の温度で基
板上の全面に形成されることを特徴とする請求項２記載
のＭＯＳＦＥＴトランジスタの製造方法。 - 【請求項６】 前記転移金属はチタン、ニッケル、コバ
ルトまたはそれらの合金であることを特徴とする請求項
２記載のＭＯＳＦＥＴトランジスタの製造方法。 - 【請求項７】 前記転移金属はプラズマ蒸着法を用いて
蒸着されることを特徴とする請求項２記載のＭＯＳＦＥ
Ｔトランジスタの製造方法。 - 【請求項８】 前記スペーサ形成膜は窒化膜であること
を特徴とする請求項２記載のＭＯＳＦＥＴトランジスタ
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P-41429 | 1997-08-27 | ||
| KR1019970041429A KR19990018279A (ko) | 1997-08-27 | 1997-08-27 | 살리사이드에 의한 게이트-소스-드레인 쇼트를 방지하는 모스펫 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174509A true JPH1174509A (ja) | 1999-03-16 |
Family
ID=19518804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10189430A Pending JPH1174509A (ja) | 1997-08-27 | 1998-07-03 | Ｍｏｓｆｅｔトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1174509A (ja) |
| KR (1) | KR19990018279A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007007375A1 (ja) * | 2005-07-07 | 2007-01-18 | Fujitsu Limited | 半導体装置およびその製造方法 |
| JP2011061222A (ja) * | 1998-11-13 | 2011-03-24 | Intel Corp | 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス |
| JP2012234941A (ja) * | 2011-04-28 | 2012-11-29 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| CN104810404A (zh) * | 2015-04-08 | 2015-07-29 | 中国电子科技集团公司第五十五研究所 | 一种精细多晶硅硅化物复合栅结构及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564416B1 (ko) * | 1998-12-30 | 2006-07-06 | 주식회사 하이닉스반도체 | 반도체소자의 살리사이드층 형성방법 |
| KR102241974B1 (ko) * | 2014-09-23 | 2021-04-19 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
1997
- 1997-08-27 KR KR1019970041429A patent/KR19990018279A/ko not_active IP Right Cessation
-
1998
- 1998-07-03 JP JP10189430A patent/JPH1174509A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061222A (ja) * | 1998-11-13 | 2011-03-24 | Intel Corp | 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス |
| JP2014195091A (ja) * | 1998-11-13 | 2014-10-09 | Intel Corp | 多結晶シリコン・ゲート上のサリサイドの抵抗を改善するための方法およびデバイス |
| WO2007007375A1 (ja) * | 2005-07-07 | 2007-01-18 | Fujitsu Limited | 半導体装置およびその製造方法 |
| JPWO2007007375A1 (ja) * | 2005-07-07 | 2009-01-29 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2012234941A (ja) * | 2011-04-28 | 2012-11-29 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| CN104810404A (zh) * | 2015-04-08 | 2015-07-29 | 中国电子科技集团公司第五十五研究所 | 一种精细多晶硅硅化物复合栅结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990018279A (ko) | 1999-03-15 |
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