JP2765940B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2765940B2 JP2765940B2 JP1103545A JP10354589A JP2765940B2 JP 2765940 B2 JP2765940 B2 JP 2765940B2 JP 1103545 A JP1103545 A JP 1103545A JP 10354589 A JP10354589 A JP 10354589A JP 2765940 B2 JP2765940 B2 JP 2765940B2
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- Japan
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- oxide film
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- gate electrode
- drain
- metal film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法、特に、MOS FETに
おけるゲート電極およびソース・ドレインのシリサイド
形成に関するものである。
おけるゲート電極およびソース・ドレインのシリサイド
形成に関するものである。
従来、MOS FETのゲート電極およびソース・ドレイン
をシリサイド化する方法として、例えば、IEDM（198
1）、p.647−650に示されるようにサリサイドプロセス
が用いられている。
をシリサイド化する方法として、例えば、IEDM（198
1）、p.647−650に示されるようにサリサイドプロセス
が用いられている。
このようなサリサイドプロセスを用いたMOS FETの製
造工程図を第３図に示す。この製造方法は、先ず第３図
（ａ）に示すように、Si基板１上に素子分離のためのフ
ィールド酸化膜２、ゲート酸化膜３、ポリシリコンゲー
ト電極４、ソース・ドレイン５を通常の製造工程によっ
て順次形成する。
造工程図を第３図に示す。この製造方法は、先ず第３図
（ａ）に示すように、Si基板１上に素子分離のためのフ
ィールド酸化膜２、ゲート酸化膜３、ポリシリコンゲー
ト電極４、ソース・ドレイン５を通常の製造工程によっ
て順次形成する。
次に、第３図（ｂ）に示すようにPSG等のCVD酸化膜を
堆積させた後、異方性エッチングを行ってサイドウォー
ル酸化膜６を形成し、この後第３図（ｃ）に示すよう
に、全面にPt,Ti,Co等の高融点金属７をスパッタ法等に
より蒸着する。
堆積させた後、異方性エッチングを行ってサイドウォー
ル酸化膜６を形成し、この後第３図（ｃ）に示すよう
に、全面にPt,Ti,Co等の高融点金属７をスパッタ法等に
より蒸着する。
次に、不活性ガスまたは真空中で熱処理を行うと、ポ
リシリコンゲート電極４およびソース・ドレイン５上の
高融点金属７はシリサイド８化されるが、サイドウォー
ル酸化膜６およびフィールド酸化膜２上の高融点金属７
はそのまま残る。その後、ウェットエッチングにより選
択的に高融点金属７を除去し、第３図（ｄ）の状態を得
る。
リシリコンゲート電極４およびソース・ドレイン５上の
高融点金属７はシリサイド８化されるが、サイドウォー
ル酸化膜６およびフィールド酸化膜２上の高融点金属７
はそのまま残る。その後、ウェットエッチングにより選
択的に高融点金属７を除去し、第３図（ｄ）の状態を得
る。
その後、通常の製造工程によりPSG等のCVD絶縁膜９、
コンタクトホール、Al配線10を形成して第３図（ｅ）に
示すMOS FETを得る。
コンタクトホール、Al配線10を形成して第３図（ｅ）に
示すMOS FETを得る。
このようにサリサイドプロセスは、セルファラインで
ポリシリコンゲート電極４とソース・ドレイン５が同時
にシリサイド化できるため、低抵抗で駆動能力の高いMO
S FETが得られる。
ポリシリコンゲート電極４とソース・ドレイン５が同時
にシリサイド化できるため、低抵抗で駆動能力の高いMO
S FETが得られる。
しかしながら上記の製造方法では、サイドウォール酸
化膜６下層のソース・ドレイン５部分はシリサイド化さ
れないため、この領域は高抵抗のまま残ることになり、
更に縮小化が進むとこの高抵抗領域の存在によりMOS FE
Tの駆動能力が低下するという問題があった。また、サ
イドウォール酸化膜６を使用するため、製造工程が複雑
になるだけでなく、サイドウォール酸化膜６形成時のエ
ッチングダメージや、Si基板１との材質の違いから生じ
るストレスの増大等によってソース・ドレイン５の接合
リークが増大する等の欠陥が発生し、トランジスタ特性
が劣化する問題もあった。
化膜６下層のソース・ドレイン５部分はシリサイド化さ
れないため、この領域は高抵抗のまま残ることになり、
更に縮小化が進むとこの高抵抗領域の存在によりMOS FE
Tの駆動能力が低下するという問題があった。また、サ
イドウォール酸化膜６を使用するため、製造工程が複雑
になるだけでなく、サイドウォール酸化膜６形成時のエ
ッチングダメージや、Si基板１との材質の違いから生じ
るストレスの増大等によってソース・ドレイン５の接合
リークが増大する等の欠陥が発生し、トランジスタ特性
が劣化する問題もあった。
この発明は、以上述べたソース・ドレインの一部がシ
リサイド化されない点およびサイドウォール酸化膜を用
いることによるいくつかの問題点を除去し、駆動能力の
向上および工程の簡素化とトランジスタ特性の劣化防止
を図ることのできる半導体装置の製造方法を提供するこ
とを目的とする。
リサイド化されない点およびサイドウォール酸化膜を用
いることによるいくつかの問題点を除去し、駆動能力の
向上および工程の簡素化とトランジスタ特性の劣化防止
を図ることのできる半導体装置の製造方法を提供するこ
とを目的とする。
この発明は半導体装置の製造方法において、半導体基
板上にゲート電極を形成した後全面に金属膜を被着し、
次に、熱処理を行って金属膜をシリサイド化し、その後
熱酸化を行うことによりゲート電極表面とソース領域と
ドレイン領域とのシリサイド化金属膜を電気的に分離す
るようにしたものである。
板上にゲート電極を形成した後全面に金属膜を被着し、
次に、熱処理を行って金属膜をシリサイド化し、その後
熱酸化を行うことによりゲート電極表面とソース領域と
ドレイン領域とのシリサイド化金属膜を電気的に分離す
るようにしたものである。
この発明によれば、ゲート電極上とソース・ドレイン
上のシリサイドの分離をサイドウォール酸化膜を用いる
ことなくシリサイド化後の熱酸化により行うようにした
ので、ソース・ドレインのほぼ全域がシリサイド化さ
れ、従って高抵抗の領域が減少する。また、サイドウォ
ール酸化膜を形成しないことにより、工程が簡素化さ
れ、かつサイドウォール酸化膜の形成に起因するエッチ
ングダメージやストレスの増大がない。
上のシリサイドの分離をサイドウォール酸化膜を用いる
ことなくシリサイド化後の熱酸化により行うようにした
ので、ソース・ドレインのほぼ全域がシリサイド化さ
れ、従って高抵抗の領域が減少する。また、サイドウォ
ール酸化膜を形成しないことにより、工程が簡素化さ
れ、かつサイドウォール酸化膜の形成に起因するエッチ
ングダメージやストレスの増大がない。
第１図はこの発明の一実施例によるサリサイドプロセ
スを用いたMOS FETの製造工程を示す図である。この製
造方法は、先ず第１図（ａ）に示すように、Si基板11上
に5000Åのフィールド酸化膜12、3000Åのゲート酸化膜
13、3000Åのポリシリコンゲート電極14、ソース・ドレ
イン15を通常の工程により順次形成し、その後ソース・
ドレイン15上の酸化膜を希弗酸で完全に除去する。な
お、このソース・ドレイン15は後述するシリサイド化工
程終了後（第１図（ｃ）に示す工程終了後）に形成して
もよい。
スを用いたMOS FETの製造工程を示す図である。この製
造方法は、先ず第１図（ａ）に示すように、Si基板11上
に5000Åのフィールド酸化膜12、3000Åのゲート酸化膜
13、3000Åのポリシリコンゲート電極14、ソース・ドレ
イン15を通常の工程により順次形成し、その後ソース・
ドレイン15上の酸化膜を希弗酸で完全に除去する。な
お、このソース・ドレイン15は後述するシリサイド化工
程終了後（第１図（ｃ）に示す工程終了後）に形成して
もよい。
次に第１図（ｂ）に示すように、高融点金属としてCo
17を300Åポリシリコンゲート電極14表面を含む全面に
スパッタ,EB,CVD法等で堆積させる。
17を300Åポリシリコンゲート電極14表面を含む全面に
スパッタ,EB,CVD法等で堆積させる。
その後、第１図（ｃ）に示すように、N2やAr等の不活
性ガス中または真空中で600℃,10秒の熱処理を行い、Co
17のシリサイド化を行う。これによりポリシリコンゲー
ト電極14の周囲およびソース・ドレイン15上にシリサイ
ド膜18が形成され、ポリシリコンゲート電極14とソース
・ドレイン15がシリサイド膜18でつながった状態とな
る。次いで、フィールド酸化膜12上の未反応のCo17を硫
酸過水により選択除去する。
性ガス中または真空中で600℃,10秒の熱処理を行い、Co
17のシリサイド化を行う。これによりポリシリコンゲー
ト電極14の周囲およびソース・ドレイン15上にシリサイ
ド膜18が形成され、ポリシリコンゲート電極14とソース
・ドレイン15がシリサイド膜18でつながった状態とな
る。次いで、フィールド酸化膜12上の未反応のCo17を硫
酸過水により選択除去する。
次に第１図（ｄ）に示すように、ドライ酸化またはウ
ェット酸化等の熱酸化によりウェハ表面を酸化すると、
シリサイド膜18は内部に押しやられてゲート電極14にお
けるシリサイド膜18とソース・ドレイン15におけるシリ
サイド膜18とが分離され、表面に酸化膜21が形成される
ため、ゲート電極14とソース・ドレイン15とは分離した
状態となる。第２図はポリシリコン上にCoを蒸着して60
0℃,10秒の熱処理によりシリサイド化させた後、900℃,
70分のドライ酸化を行った試料のAES分析結果を示す図
であるが、Coシリサイドが内部に押しやられて表面に酸
化膜が形成されているのが分かる。なお、Si基板上にCo
を蒸着した場合も同様の状態となる。Coの場合には表面
の酸化膜はSiO2であり、良質な絶縁物であるため、上述
したように、ゲート電極14とソース・ドレイン15上のシ
リサイド膜18は電気的に完全に分離することが可能であ
る。
ェット酸化等の熱酸化によりウェハ表面を酸化すると、
シリサイド膜18は内部に押しやられてゲート電極14にお
けるシリサイド膜18とソース・ドレイン15におけるシリ
サイド膜18とが分離され、表面に酸化膜21が形成される
ため、ゲート電極14とソース・ドレイン15とは分離した
状態となる。第２図はポリシリコン上にCoを蒸着して60
0℃,10秒の熱処理によりシリサイド化させた後、900℃,
70分のドライ酸化を行った試料のAES分析結果を示す図
であるが、Coシリサイドが内部に押しやられて表面に酸
化膜が形成されているのが分かる。なお、Si基板上にCo
を蒸着した場合も同様の状態となる。Coの場合には表面
の酸化膜はSiO2であり、良質な絶縁物であるため、上述
したように、ゲート電極14とソース・ドレイン15上のシ
リサイド膜18は電気的に完全に分離することが可能であ
る。
その後は第１図（ｅ）に示すように、従来工程と同様
にして、5000ÅのPSG等のCVD絶縁膜19を堆積させてコン
タクトホールを形成した後、Al20を8000Å堆積し、パタ
ーニングを行ってMOS FETを完成する。
にして、5000ÅのPSG等のCVD絶縁膜19を堆積させてコン
タクトホールを形成した後、Al20を8000Å堆積し、パタ
ーニングを行ってMOS FETを完成する。
なお、上記実施例では高融点金属としてCoを用いて説
明したが、この他にも、Ti,Mo,W,Ta,Pt等の高融点金属
を用いてもよく、この場合も上記実施例と同様の効果を
奏する。
明したが、この他にも、Ti,Mo,W,Ta,Pt等の高融点金属
を用いてもよく、この場合も上記実施例と同様の効果を
奏する。
また、フィールド酸化膜12やゲート酸化膜13等の膜厚
も上記の数値に限定されるものではなく、適宜選択可能
である。
も上記の数値に限定されるものではなく、適宜選択可能
である。
以上、詳細に説明したようにこの発明によれば、ゲー
ト電極とソース・ドレイン上のシリサイドの分離を、サ
イドウォール酸化膜を用いずシリサイド化後の熱酸化に
より行うようにしたので、ソース・ドレインのほぼ全域
がシリサイド化されて高抵抗の領域が減少し、従ってMO
S FETの駆動能力の向上を図ることができる。また、サ
イドウォール酸化膜を形成しないため、工程を簡素化で
きると共に、サイドウォール酸化膜のストレスやエッチ
ングに起因する欠陥でトランジスタ特性が劣化するのを
防止することができる。
ト電極とソース・ドレイン上のシリサイドの分離を、サ
イドウォール酸化膜を用いずシリサイド化後の熱酸化に
より行うようにしたので、ソース・ドレインのほぼ全域
がシリサイド化されて高抵抗の領域が減少し、従ってMO
S FETの駆動能力の向上を図ることができる。また、サ
イドウォール酸化膜を形成しないため、工程を簡素化で
きると共に、サイドウォール酸化膜のストレスやエッチ
ングに起因する欠陥でトランジスタ特性が劣化するのを
防止することができる。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図はシリサイド／ポリシリコ
ン構造のAES分析を示す図、第３図は従来の半導体装置
の製造方法を示す工程断面図である。 11……Si基板、13……ゲート酸化膜、14……ポリシリコ
ンゲート電極、15……ソース・ドレイン、17……高融点
金属、18……シリサイド膜。
法を示す工程断面図、第２図はシリサイド／ポリシリコ
ン構造のAES分析を示す図、第３図は従来の半導体装置
の製造方法を示す工程断面図である。 11……Si基板、13……ゲート酸化膜、14……ポリシリコ
ンゲート電極、15……ソース・ドレイン、17……高融点
金属、18……シリサイド膜。
Claims (1)
- 【請求項１】（ａ）半導体基板上にゲート電極を形成す
る工程と、 （ｂ）前記半導体基板上に金属膜を形成すると共に前記
ゲート電極の上面及び側壁に直接金属膜を形成する工程
と、 （ｃ）熱処理を行い、前記金属膜をシリサイド化する工
程と、 （ｄ）前記シリサイド化金属膜表面を熱酸化することに
より前記シリサイド化金属膜の表面に酸化膜を形成する
と共に、ソース・ドレイン領域上の前記シリサイド化金
属膜を前記ソース・ドレイン領域の内部に押しやって、
前記ゲート電極の上面及び側壁のシリサイド化金属膜と
前記ソース・ドレイン領域のシリサイド化金属膜とを電
気的に分離する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103545A JP2765940B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103545A JP2765940B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283035A JPH02283035A (ja) | 1990-11-20 |
| JP2765940B2 true JP2765940B2 (ja) | 1998-06-18 |
Family
ID=14356808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1103545A Expired - Lifetime JP2765940B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765940B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5022614B2 (ja) * | 2006-03-20 | 2012-09-12 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2011176348A (ja) * | 2011-04-25 | 2011-09-08 | Renesas Electronics Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298174A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1989
- 1989-04-25 JP JP1103545A patent/JP2765940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02283035A (ja) | 1990-11-20 |
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