JPS62298174A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS62298174A JPS62298174A JP14005986A JP14005986A JPS62298174A JP S62298174 A JPS62298174 A JP S62298174A JP 14005986 A JP14005986 A JP 14005986A JP 14005986 A JP14005986 A JP 14005986A JP S62298174 A JPS62298174 A JP S62298174A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、接合深さの浅い拡散層や半導体層の低抵抗化に適用し
て有効な技術に関するものである。
、接合深さの浅い拡散層や半導体層の低抵抗化に適用し
て有効な技術に関するものである。
近年、例えばＭＯ８ＬＳｔのような半導体集積回路装置
においては、高集積密度化の進展によりソース領域及び
ドレイン領域のような拡散層の接合深さが浅くなり、こ
のため拡散層抵抗が無視できない大きさになっている９
この拡散層抵抗の増大は動作速度の低下をもたらすため
、高速動作及び高集積密度の半導体集積回路装置を実現
するためには、拡散層の低抵抗化が重要な課題である。
においては、高集積密度化の進展によりソース領域及び
ドレイン領域のような拡散層の接合深さが浅くなり、こ
のため拡散層抵抗が無視できない大きさになっている９
この拡散層抵抗の増大は動作速度の低下をもたらすため
、高速動作及び高集積密度の半導体集積回路装置を実現
するためには、拡散層の低抵抗化が重要な課題である。
この拡散層の低抵抗化については、例えばアイイーイー
イー・トランザクション・オン・エレクトロン°デバイ
セズ（ＩＥＥＥ Ｔｒａｎｓａｃｊｉｏｎ ｏｎ Ｅｌ
ｅｃシｒｏｎＤｅｖｉｃｅｓ） 、Ｖｏｌ、ＥＤ−３２
、ｐ、１４１ （１９８５）に記載されている。その概
要は次のとおりである。
イー・トランザクション・オン・エレクトロン°デバイ
セズ（ＩＥＥＥ Ｔｒａｎｓａｃｊｉｏｎ ｏｎ Ｅｌ
ｅｃシｒｏｎＤｅｖｉｃｅｓ） 、Ｖｏｌ、ＥＤ−３２
、ｐ、１４１ （１９８５）に記載されている。その概
要は次のとおりである。
すなわち、まずＳｉ （シリコン）基板を用いていわゆ
るＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造の多結晶Ｓ１ゲートＭＯ３ＦＥＴを形成した
後、このＭＯＳＦＥＴのゲート電極、ソース領域及びド
レイン領域の表面が露出した状態で全面に例えばＴｉ（
チタン）膜のような高融点金属膜を形成する。次に熱処
理を行うことにより、この高融点金属膜、と前記ゲート
電極、ソース領域及びドレイン領域とを反応させてこれ
らのゲート電極、ソース領域及びドレイン領域上に高融
点金属ケイ化物膜を形成した後、未反応の金属膜をエツ
チング除去する。このようにして、前記ゲート電極、ソ
ース領域及びドレイン領域上に低低抗の高融点金属ケイ
化物膜がこれらに対して自己整合的に形成された。いわ
ゆるＳ Ａ Ｌ Ｉ ＣＩ Ｄ Ｅ （Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ ５ｉｌｉｃｉｄｅ）構造となり、これによ
ってゲート電極、ソース領域及びドレイン領域が低低抗
化される。
るＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造の多結晶Ｓ１ゲートＭＯ３ＦＥＴを形成した
後、このＭＯＳＦＥＴのゲート電極、ソース領域及びド
レイン領域の表面が露出した状態で全面に例えばＴｉ（
チタン）膜のような高融点金属膜を形成する。次に熱処
理を行うことにより、この高融点金属膜、と前記ゲート
電極、ソース領域及びドレイン領域とを反応させてこれ
らのゲート電極、ソース領域及びドレイン領域上に高融
点金属ケイ化物膜を形成した後、未反応の金属膜をエツ
チング除去する。このようにして、前記ゲート電極、ソ
ース領域及びドレイン領域上に低低抗の高融点金属ケイ
化物膜がこれらに対して自己整合的に形成された。いわ
ゆるＳ Ａ Ｌ Ｉ ＣＩ Ｄ Ｅ （Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ ５ｉｌｉｃｉｄｅ）構造となり、これによ
ってゲート電極、ソース領域及びドレイン領域が低低抗
化される。
しかしながら、上述のような従来の製造方法においては
、高融点金属ケイ化物膜の形成のための熱処理時に下地
Ｓｉから横方向（基板表面に平行な方向）へのＳｉの拡
散が起きる結果、ゲート電極、ソース領域及びドレイン
領域のパターンからはみ出して高融点全屈ケイ化物膜が
形成されるため、高集積密度化に適さないという問題が
ある。また、金属−５ｉの合金反応の不均一性により、
高融点金属ケイ化物膜の表面やこの高融点金属ケイ化物
膜とゲート電極、ソース領域及びドレイン領域との界面
の形状が凹凸になるため、特性不良を生じやすいという
問題がある。
、高融点金属ケイ化物膜の形成のための熱処理時に下地
Ｓｉから横方向（基板表面に平行な方向）へのＳｉの拡
散が起きる結果、ゲート電極、ソース領域及びドレイン
領域のパターンからはみ出して高融点全屈ケイ化物膜が
形成されるため、高集積密度化に適さないという問題が
ある。また、金属−５ｉの合金反応の不均一性により、
高融点金属ケイ化物膜の表面やこの高融点金属ケイ化物
膜とゲート電極、ソース領域及びドレイン領域との界面
の形状が凹凸になるため、特性不良を生じやすいという
問題がある。
本発明の目的は、特性不良を生ずることなく半導体集積
回路装置の高集積密度化が可能な技術を提供することに
ある。
回路装置の高集積密度化が可能な技術を提供することに
ある。
本発明の他の目的は、半導体集積回路装置の高速動作化
が可能な技術を提供することにある。
が可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すハば、下記のとおりである。
要を説明すハば、下記のとおりである。
すなわち、拡散層又は半導体層を覆うように高融点金属
ケイ化物膜を形成する工程と、前記高融点金属ケイ化物
膜を熱酸化することにより前記拡散層又は半導体層上に
前記高融点全屈ケイ化物膜を選択的に残す工程とをそれ
ぞれ具備している。
ケイ化物膜を形成する工程と、前記高融点金属ケイ化物
膜を熱酸化することにより前記拡散層又は半導体層上に
前記高融点全屈ケイ化物膜を選択的に残す工程とをそれ
ぞれ具備している。
上記した手段によれば、拡散層又は半導体層上にこれら
と実質的に同一形状にしかもこれらに対して自己整合的
に高融点金属ケイ化物膜を形成することができると共に
、この高融点全屈ケイ化物膜の表面やこの高融点金属ケ
イ化物膜と拡散層又は半導体層との界面の形状を平坦に
することができる。
と実質的に同一形状にしかもこれらに対して自己整合的
に高融点金属ケイ化物膜を形成することができると共に
、この高融点全屈ケイ化物膜の表面やこの高融点金属ケ
イ化物膜と拡散層又は半導体層との界面の形状を平坦に
することができる。
以下、本発明の構成について、一実施例に基づき図面を
参照しながら説明する。
参照しながら説明する。
なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
第１図に示すように、まず例えばｐ型Ｓｉ基板のような
半導体基板１の表面に例えば選択酸化法により例えばＳ
ｉＯ２膜のようなフィールド絶縁膜２を形成する。次に
、このフィールド絶縁膜２で囲まれた活性領域の表面に
例えば熱酸化法により例えばＳｉＯ２膜を形成した後、
このＳｉＯ２膜及びフィールド絶！膜２の全面に例えば
ＣＶＤ法により例えば多結晶Ｓｉ膜を形成する０次に、
これらの多結晶Ｓｉ膜及びＳｉＯ２膜を順次所定形状に
パターンニングして、例えば５ｉ０２膜から成るゲート
絶縁膜３及び多結晶Ｓｉ膜から成るゲート電極４を形成
する。次に、これらのゲート電極４及びゲート絶縁膜３
をマスクとして、例えば比較的低エネルギーかつ低ドー
ズ量の条件で例えばｎ型不純物を半導体基板ｌ中にイオ
ン打ち込みする。次に１例えばＣＶＤ法により全面に例
えば５ｉＯｚ膜を形成した後、このＳｉＯ２膜を例えば
反応性イオンエッチング（ＲＩＥ）により基板表面と垂
直方向に異方性エツチングして、ゲート絶縁膜３及びゲ
ート電極４の側壁に例えばＳｉＯ２から成るスペーサ゛
５を形成する。次に、このスペーサ５をマスクとして例
えば比較的高エネルギーかつ高ドーズ量の条件で例えば
ｎ型不純物を半導体基板１中にイオン打ち込みする。次
にイオン打ち込みされた不純物の電気的活性化のための
熱処理を行って、ソース領域６及びドレイン領域７を形
成する。これらのソース領域６及びドレイン領域７のう
ちのゲート電ｐｉ４の側壁に対応する部分６ａ、７ａは
低不純物濃度のｎ型でその他の部分は高不純物濃度のｎ
”型となる。このようにして、前記ｎ型部分７ａにより
ドレイン領域７近傍の電界緩和を行う既述のＬＤＤ構造
のＭＯＳＦＥＴが形成される。この後、例えばスパッタ
リングにより全面に例えば膜厚１０００λ程度のＷＳｉ
２膜のような高融点金属ケイ化物膜８を形成する。
半導体基板１の表面に例えば選択酸化法により例えばＳ
ｉＯ２膜のようなフィールド絶縁膜２を形成する。次に
、このフィールド絶縁膜２で囲まれた活性領域の表面に
例えば熱酸化法により例えばＳｉＯ２膜を形成した後、
このＳｉＯ２膜及びフィールド絶！膜２の全面に例えば
ＣＶＤ法により例えば多結晶Ｓｉ膜を形成する０次に、
これらの多結晶Ｓｉ膜及びＳｉＯ２膜を順次所定形状に
パターンニングして、例えば５ｉ０２膜から成るゲート
絶縁膜３及び多結晶Ｓｉ膜から成るゲート電極４を形成
する。次に、これらのゲート電極４及びゲート絶縁膜３
をマスクとして、例えば比較的低エネルギーかつ低ドー
ズ量の条件で例えばｎ型不純物を半導体基板ｌ中にイオ
ン打ち込みする。次に１例えばＣＶＤ法により全面に例
えば５ｉＯｚ膜を形成した後、このＳｉＯ２膜を例えば
反応性イオンエッチング（ＲＩＥ）により基板表面と垂
直方向に異方性エツチングして、ゲート絶縁膜３及びゲ
ート電極４の側壁に例えばＳｉＯ２から成るスペーサ゛
５を形成する。次に、このスペーサ５をマスクとして例
えば比較的高エネルギーかつ高ドーズ量の条件で例えば
ｎ型不純物を半導体基板１中にイオン打ち込みする。次
にイオン打ち込みされた不純物の電気的活性化のための
熱処理を行って、ソース領域６及びドレイン領域７を形
成する。これらのソース領域６及びドレイン領域７のう
ちのゲート電ｐｉ４の側壁に対応する部分６ａ、７ａは
低不純物濃度のｎ型でその他の部分は高不純物濃度のｎ
”型となる。このようにして、前記ｎ型部分７ａにより
ドレイン領域７近傍の電界緩和を行う既述のＬＤＤ構造
のＭＯＳＦＥＴが形成される。この後、例えばスパッタ
リングにより全面に例えば膜厚１０００λ程度のＷＳｉ
２膜のような高融点金属ケイ化物膜８を形成する。
次にこの状態で高融点全屈ケイ化物膜８を熱酸化する。
これによって、例えばＷ Ｓ ｉ ２膜のような高融点
金属ケイ化物！１１Ｉ８は揮発性のＷＯ３を生成しつつ
酸化され、この結果、第２図に示すように、この高融点
金属ケイ化物膜８の表面にＳｉ○２膜９が形成される。
金属ケイ化物！１１Ｉ８は揮発性のＷＯ３を生成しつつ
酸化され、この結果、第２図に示すように、この高融点
金属ケイ化物膜８の表面にＳｉ○２膜９が形成される。
この場合、ゲート電極４、ソース領域６及びドレイン領
域７の上においては、半導体基板１を構成するＳｉが高
融点金属ケイ化物膜８中を拡散してその表面で酸化され
るため、その表面にＳｉ○２膜９が形成されると共に、
この高融点金属ケイ化物膜８とゲート電極４及び半導体
基板１を構成するＳｉとが反応する。一方、フィールド
絶縁膜２及びスペーサ５の上においては、前記高融点金
属ケイ化物膜８は完全にＳｉＯ２膜９に変化する。この
結果、ゲート電極４、ソース領域６及びドレイン領域７
上に、これらと実質的に同一形状の低抵抗率の高融点金
属ケイ化物膜８ａ〜８Ｃをこれらに対して自己整合的に
形成することができる。これによって、高集積密度化を
図ることができる。また、この低抵抗率の高融点金属ケ
イ化物膜８ａ〜８ｃによって、ゲート電極４．ソース領
域６及びドレイン領域７を例えばシート抵抗で５Ω／口
以下程度に低抵抗化することができ、従って高速動作化
を図ることができる。さらに、高融点金属ケイ化物膜８
ａ〜８ｃの表面やこの高融点金属ケイ化物膜８ａ〜８ｃ
とソース領域６及びドレイン領域７との界面の形状は平
坦になるので、この形状の凹凸性に起因する特性不良が
生ずることもない。
域７の上においては、半導体基板１を構成するＳｉが高
融点金属ケイ化物膜８中を拡散してその表面で酸化され
るため、その表面にＳｉ○２膜９が形成されると共に、
この高融点金属ケイ化物膜８とゲート電極４及び半導体
基板１を構成するＳｉとが反応する。一方、フィールド
絶縁膜２及びスペーサ５の上においては、前記高融点金
属ケイ化物膜８は完全にＳｉＯ２膜９に変化する。この
結果、ゲート電極４、ソース領域６及びドレイン領域７
上に、これらと実質的に同一形状の低抵抗率の高融点金
属ケイ化物膜８ａ〜８Ｃをこれらに対して自己整合的に
形成することができる。これによって、高集積密度化を
図ることができる。また、この低抵抗率の高融点金属ケ
イ化物膜８ａ〜８ｃによって、ゲート電極４．ソース領
域６及びドレイン領域７を例えばシート抵抗で５Ω／口
以下程度に低抵抗化することができ、従って高速動作化
を図ることができる。さらに、高融点金属ケイ化物膜８
ａ〜８ｃの表面やこの高融点金属ケイ化物膜８ａ〜８ｃ
とソース領域６及びドレイン領域７との界面の形状は平
坦になるので、この形状の凹凸性に起因する特性不良が
生ずることもない。
この後、前記５ｉＯｚ膜９をエツチング除去して、第３
図に示すように、目的とする半導体集積回路装置を完成
させる。
図に示すように、目的とする半導体集積回路装置を完成
させる。
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
例えば、上述の実施例における高融点金属ケイ化物膜８
としては、例えばＴｉＳｉ２膜を用いることも可能であ
る。また１本発明は、ＭＯ３ＬＳＩ。
としては、例えばＴｉＳｉ２膜を用いることも可能であ
る。また１本発明は、ＭＯ３ＬＳＩ。
バイポーラＬＳ Ｉ、Ｂｉ−ＣＭＯ３ＬＳ Ｉ等の各種
の半導体集積回路装置に適用することが可能である。前
記ＭＯ３ＬＳＩのうち、特に拡散層を配線の一部として
用いる論理ＬＳ１．スタチックＲＡＭ（Ｒａｎｄｏｒａ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の拡散層抵抗の低減の
効果は特に大きい、また、前記バイポーラＬＳＩ及びＢ
ｉ−ＣＭＯＳ Ｌ Ｓ Ｉにおいては、例えば接合深さ
の浅いベース領域の低抵抗化に本発明を適用することが
できる。
の半導体集積回路装置に適用することが可能である。前
記ＭＯ３ＬＳＩのうち、特に拡散層を配線の一部として
用いる論理ＬＳ１．スタチックＲＡＭ（Ｒａｎｄｏｒａ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の拡散層抵抗の低減の
効果は特に大きい、また、前記バイポーラＬＳＩ及びＢ
ｉ−ＣＭＯＳ Ｌ Ｓ Ｉにおいては、例えば接合深さ
の浅いベース領域の低抵抗化に本発明を適用することが
できる。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、特性不良を生ずることなく半導体集積回路装
置の高集積密度化を図ることができる。
置の高集積密度化を図ることができる。
また、半導体集積回路装置の高速動作化を図ることがで
きる。
きる。
第１図〜第３図は、本発明の一実施例による半導体集積
回路装置の製造方法を工程順に示す断面図である。 図中、１・・・半導体基板、２・・フィールド絶縁膜、
３・・・ゲート絶縁膜、４・・・ゲート電極、５・・・
スペーサ、６・・・ソース領域、７・・・ドレイン領域
、８゛°°°°高融ケイ化物腹、９・・・５ｉＯｚ膜で
ある。 ｚ″′＼、
回路装置の製造方法を工程順に示す断面図である。 図中、１・・・半導体基板、２・・フィールド絶縁膜、
３・・・ゲート絶縁膜、４・・・ゲート電極、５・・・
スペーサ、６・・・ソース領域、７・・・ドレイン領域
、８゛°°°°高融ケイ化物腹、９・・・５ｉＯｚ膜で
ある。 ｚ″′＼、
Claims (1)
- 【特許請求の範囲】 １、拡散層又は半導体層上に高融点金属ケイ化物膜が設
けられている半導体集積回路装置の製造方法であって、
前記拡散層又は半導体層を覆うように前記高融点金属ケ
イ化物膜を形成する工程と、前記高融点金属ケイ化物膜
を熱酸化することにより前記拡散層又は半導体層上に前
記高融点金属ケイ化物膜を選択的に残す工程とをそれぞ
れ具備することを特徴とする半導体集積回路装置の製造
方法。 ２、前記高融点金属ケイ化物膜がＷＳｉ＿２膜又はＴｉ
Ｓｉ＿２膜であることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置の製造方法。 ３、前記拡散層がＭＯＳＦＥＴのソース領域及びドレイ
ン領域であることを特徴とする特許請求の範囲第１項又
は第２項記載の半導体集積回路装置の製造方法。 ４、前記半導体層がＭＯＳＦＥＴのゲート電極であるこ
とを特徴とする特許請求の範囲第１項〜第３項のいずれ
か一項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14005986A JPS62298174A (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14005986A JPS62298174A (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298174A true JPS62298174A (ja) | 1987-12-25 |
Family
ID=15260030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14005986A Pending JPS62298174A (ja) | 1986-06-18 | 1986-06-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02283035A (ja) * | 1989-04-25 | 1990-11-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2011176348A (ja) * | 2011-04-25 | 2011-09-08 | Renesas Electronics Corp | 半導体装置 |
-
1986
- 1986-06-18 JP JP14005986A patent/JPS62298174A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02283035A (ja) * | 1989-04-25 | 1990-11-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2011176348A (ja) * | 2011-04-25 | 2011-09-08 | Renesas Electronics Corp | 半導体装置 |
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