JP3629326B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、コバルトシリサイドを構成要素として含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体デバイスの微細化、高集積化が進む中、半導体装置のスイッチングトランジスタの構成であるゲートポリシリコンと半導体基板の活性領域上とを同時に自己整合的（セルフアライン）にシリサイド化する技術であるシリサイドプロセスが、特に活性領域の抵抗がデバイス性能を左右するロジックデバイスにおいて重要な技術となってきている。
【０００３】
低抵抗なシリサイドを得る技術が特公平３−６７３３４号公報に記載されている。この特公平３−６７３３４号公報に記された技術では、コバルトシリサイドコンタクトの製造方法に関し、多結晶シリコン上、若しくはウェハ表面の活性領域上に形成したコバルト層を最初４５０℃で加熱し、その後、さらに２回目の熱処理を７００〜９５０℃で行うことで、最初の熱処理でコバルトを多く含むシリサイドを形成し、２回目の熱処理でコバルトを多く含むシリサイドをコバルト・ジシリサイド層に変化させ、低抵抗なシリサイドを得ることを示している。
【０００４】
しかし、特公平３−６７３３４号公報に記された技術を用いて、サリサイドトランジスタを形成する際、図８に断面構造を示すように、通常のＭＯＳトランジスタの形成と同様に半導体基板１０１上にＬＯＣＯＳ酸化膜等の素子分離領域１０２を形成し、さらにゲート絶縁膜１０３となるシリコン酸化膜、ゲート電極１０４を構成する多結晶シリコン膜、シリコン酸化膜よりなるサイドウォール１０５及びソース／ドレイン領域となる活性領域１０６を形成する。その後、全面にコバルト層１０７を成膜する。
【０００５】
次に、４５０℃の温度で所定時間熱処理を行うことによって、サイドウォール近傍の拡大図である図９に示すようにコバルト層１０７とゲート電極１０４となる多結晶シリコン膜との接合面及びコバルト層１０７と活性領域１０６との接合面にコバルトシリサイド１０８が形成される。このコバルトシリサイド１０８は金属を多く含むシリサイドであり、ＣｏＳｉ若しくはＣｏ２Ｓｉから構成されるものである。
【０００６】
その後、図１０に示すように、諸工程を経た後、９００℃の温度で所定時間熱処理を行うことによって、金属を多く含むシリサイドをシリコンを多く含むコバルトジシリサイド１０９に変化させ、さらに、層間絶縁膜１１５を積層し、配線１１１をパターン形成することでサリサイドトランジスタを含む構造の半導体装置を得るという方法があった。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のシリサイド技術においては、図９に示すように、コバルトと多結晶シリコン、若しくはコバルトとシリコンウェハ（単結晶シリコン）を４５０℃の温度で熱処理することによって金属が多く含まれたコバルトシリサイドに変化させる際、コバルトシリサイドを形成しようとする領域、つまり、コバルト層１０７と多結晶シリコン膜１０４との接合面（またはコバルトとシリコンウェハの接合面）のみにシリサイドが形成されるのではなく、接合面及び接合面の端部からシリコン酸化膜１０５とコバルト層１０７が接合する境界部（開口部１０６近傍）にかけてもシリサイド膜１０８ａが薄く形成されるという現象（一般に這い上がりと言われている。）が見られた。
【０００８】
従来の場合であれば、ゲート電極−活性領域間の絶縁領域が十分に確保できたために這い上がりが生じてもゲート電極と活性領域の間が這い上がりによって形成された薄いシリサイド膜１０８ａを介して電気的にショートする等の問題が無かったが、現在のように素子の微細化が進むと導電物質間に形成される絶縁膜の寸法も微細化されるため、ショートの原因となる等の問題となってきていた。
【０００９】
また、比較的低温の熱処理において、シリサイド化反応を起こさせた場合、シリコン中にコバルトが拡散することでＣｏ２Ｓｉが形成され、コバルト中にシリコンが拡散することでＣｏＳｉが形成されることが既に知られている。このシリコン中にコバルトが拡散することでＣｏＳｉが形成される現象は一般に這い上がりと言われている。
【００１０】
【課題を解決するための手段】
この発明に対して参考例となる半導体装置の製造方法は、シリコンウェハ、多結晶シリコン膜のいずれか一方、若しくは両方に接してコバルト層を形成し、３５０℃以上４５０℃未満の温度で熱処理することでＣｏ2Ｓｉ膜を形成する第一の工程、上記Ｃｏ2Ｓｉ膜に対し熱処理を行うことでＣｏＳｉ2膜に変化させる第二の工程を含むものである。
【００１１】
また、この発明による半導体装置の製造方法は、シリコンウェハ、シリコンウェハ上に積層された多結晶シリコン膜のいずれか一方、若しくは両方を３５０℃以上４５０℃未満の温度に保った状態で、上記シリコンウェハ、多結晶シリコン膜の上層にコバルト層を積層することで、Ｃｏ２Ｓｉ膜を形成する第一の工程、上記Ｃｏ２Ｓｉ膜に対し、熱処理を行うことでＣｏＳｉ２に変化させる第二の工程を含むものである。
【００１４】
さらに、この発明による半導体装置の製造方法では、上記第一の工程によって生成されるコバルトとシリコンの化合物は、Ｃｏ2Ｓｉのみであるようにできる。
【００１５】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１である半導体装置の製造方法により形成される半導体装置の一部、例えばスイッチングトランジスタのゲート長方向に沿って切断した場合の断面構造を示すものである。図１において、符号１はシリコンウェハからなる半導体基板、２は半導体基板１の表面上に素子間分離のためにＬＯＣＯＳ法等により形成されたシリコン酸化膜からなる素子分離領域、３はゲート絶縁膜４を介して半導体基板１上に形成されたゲート電極を示している。
【００１６】
また、５はゲート電極３の一部を構成する多結晶シリコン膜、６は多結晶シリコン膜５上に形成され、ゲート電極の一部を構成するコバルトシリサイド層である。また、７はゲート電極の側断面に付着して形成されたシリコン酸化膜等の絶縁物質からなるサイドウォール、８はゲート電極３と素子分離領域２とに挟まれた半導体基板１の表面に形成されたソース／ドレイン拡散領域であり、このソース／ドレイン拡散領域８の上面にコバルトシリサイド層９が形成された状態を示している。ここで形成されているコバルトシリサイド層６、９はいずれもシリコンを多く含むＣｏＳｉ２からなる層である。
【００１７】
次に、図１に示した半導体装置の製造方法について説明する。まず、図２に示すように、通常のＭＯＳトランジスタの形成と同様に、半導体基板１上に熱酸化によって素子分離領域２を形成する。その後、素子分離領域２が形成された領域以外の半導体基板１表面の活性領域となる領域上に熱酸化等の方法を用いて厚さ５０ないし１００Åのゲート絶縁膜４を形成する。
【００１８】
その後 、ゲート絶縁膜４上に多結晶シリコン膜を、ＣＶＤ技術若しくはスパッタリング等の方法によって、厚さ３０００Åとなるように積層し、その後、ゲート電極３の形状（ゲート長は３０００Å程度）となるようにパターニングを行う。次に、ゲート電極３の側断面にシリコン酸化膜からなるサイドウォール７を形成し、さらに不純物イオン注入を行うことによって活性領域表面に半導体基板１の表面から深さ０．１〜０．２μｍの領域にソース／ドレイン拡散領域８を形成する。
【００１９】
次に、図３に示すように、半導体装置の全面にＣＶＤ技術、若しくはスパッタリング等の方法を用いて厚さ１００ないし２００Åのコバルト層１０を積層する。
次に、図４に示すように、比較的低温の熱処理を行うことによってコバルト層１０を構成するＣｏとゲート電極３の表面及びソース／ドレイン拡散領域８を構成するＳｉが反応し、Ｓｉ中にＣｏが拡散して、メタルリッチなコバルトシリサイド（Ｃｏ２Ｓｉ）層１１、１２をそれぞれ形成する。これにより、ゲート電極３はコバルトシリサイド層１１と多結晶シリコン層５の２層構造となる。また、このとき形成されるコバルトシリサイド層１１、１２の厚さはそれぞれ６００Å程度のものとなる。
【００２０】
上記のメタルリッチなコバルトシリサイド層１１、１２を形成する際の熱処理は、酸素等の酸化の原因となる物質を含まない雰囲気中において３５０℃以上４５０℃未満の所定温度で行うものであり、ＣｏとＳｉの化合物の組成がＣｏ２Ｓｉのみとなるような処理である。このＣｏ２Ｓｉの生成において、コバルト層１０を構成するＣｏが、ゲート電極３の表面及びソース／ドレイン拡散領域８の表面内のシリコンに拡散し、コバルト層１０の膜厚が減少し、一方、素子分離領域２上、サイドウォール７上においては、それらの内部にコバルトが拡散することがないため、コバルト層１０が堆積した状態に残っている。
【００２１】
次に、図５に示すように、未反応のコバルト層１０を過酸化水素、硝酸、酢酸、リン酸の混合液を用い、ウェットエッチングを行うことにより選択的に除去する。
その後、さらに窒素雰囲気中などの酸素を含まない雰囲気中において、比較的高温の熱処理を行うことによって、メタルリッチなコバルトシリサイド（Ｃｏ２Ｓｉ）層１１、１２を低抵抗なコバルトダイシリサイド（ＣｏＳｉ２）層６、９に変化させることで、図１に示すような半導体装置の構造を得ることが可能になる。
【００２２】
前記の図４に示した最初の熱処理工程において、コバルトシリサイド層１１、１２がＣｏ２Ｓｉの組成のコバルトシリサイドとなり、ＣｏＳｉの組成のコバルトシリサイド形成されていないことを示す資料として、図６及び図７に発明者によって観測されたコバルト・シリコンの熱処理による反応に関する実験結果を示す。
【００２３】
図６はシリコンウェハ上にコバルト層をスパッタリング法によって積層し、ランプアニール法にて熱処理を加えてコバルトシリサイドを形成する際の、シリサイド反応に消費されるコバルトの膜厚の熱処理温度依存性を示すものである。この熱処理は窒素雰囲気中で９０秒間行ったものであり、図の縦軸のコバルト消費膜厚は９０秒間の消費膜厚が示されている。
【００２４】
この図６から分かるように、コバルトの消費膜厚は熱処理温度が３５０℃以上４５０℃未満の場合と、４５０℃以上の場合とによって大きく異なり、３５０℃以上４５０℃未満では比較的コバルトの消費は少なく、その消費速度は１５０Å／ｍｉｎ以下であり、４５０℃ではコバルトの消費が大きく、その消費率が大きく変化する温度は４５０℃であると考えられる。また、コバルトの消費量からメタルリッチなＣｏ２Ｓｉの生成速度を知ることが可能であり、熱処理温度が３５０℃以上４５０℃未満の場合はＣｏ２Ｓｉの生成速度は２００Å／ｍｉｎ以下となっている。なお、３５０℃未満の温度で熱処理を行った場合はコバルトシリサイドは生成されないことが知られている。
【００２５】
また、図７に、それぞれの温度領域において形成されるコバルトシリサイドを同定するために、コバルトの消費速度が１５０Å／ｍｉｎ以下である４００℃、コバルトの消費速度の境界温度である４５０℃、消費速度が１５０Å／ｍｉｎよりも大きい５００℃の３点においてのＸ線反射回折スペクトル（ＸＲＤ）の測定結果を示す。
【００２６】
図７において、４００℃のスペクトルを見ると、シリサイドの化合物としてＣｏ２Ｓｉのピークが大きく検出され、また４５０℃のスペクトルではＣｏ２Ｓｉの１つのピークが大きく検出され、そのピークの近傍に小さなＣｏ２Ｓｉのピークが２つ見られる。さらに、５００℃ではＣｏ２Ｓｉのピークの他にＣｏＳｉのピークが２つ検出されている。
【００２７】
図６、７に示した結果をまとめると、コバルト膜とシリコンの間のシリサイド化反応において、コバルト消費速度１５０Å／ｍｉｎ以下、またはＣｏ２Ｓｉ生成速度２００Å／ｍｉｎ以下の低速で反応を生じさせればＣｏＳｉを生成することなくＣｏ２Ｓｉのみが生成されることが分かる。さらに、このような低速のシリサイド化反応は、３５０℃以上４５０℃以下の温度で熱処理を加えることで実現できることが分かる。しかし、図６の結果から、熱処理温度４５０℃の場合は、シリサイド化反応の反応速度が変化する温度に対応しているため、４５０℃未満の温度で熱処理を加えることで、より安定にＣｏ２Ｓｉのみを生成することが可能であり、好ましい。
【００２８】
このように、コバルト膜を形成した後に加える熱処理の温度をを３５０℃以上４５０℃未満とすることによって、コバルト／シリコン間のシリサイド化反応は、Ｃｏ消費速度１５０Å／ｍｉｎ以下又はＣｏ２Ｓｉ生成速度２００Å／ｍｉｎ以下の低温で起こり、Ｃｏ２Ｓｉのみが生成される。このときＣｏＳｉが形成されないため、シリコンはコバルト中に拡散することはない。これによってシリサイドプロセスで大きな問題となる這い上がりを抑制することが可能となる。
【００２９】
這い上がりを抑制できることによって、ゲート電極とソース／ドレイン拡散領域とが、ゲート電極に付着して形成されたサイドウォール上に生成されたシリサイドを介して電気的に接続された状態となることはなく、安定した特性の半導体装置を得ることが可能となる。
【００３０】
実施の形態２．
次に、実施の形態２について説明する。この実施の形態２は実施の形態１の図１に示した半導体装置と同じ構造の半導体装置を得る、別の方法を示すものである。既に説明した実施の形態１では、図３に示すように、まずＭＯＳトランジスタ上にコバルト層１０を積層し、次に、図４に示した最初の熱処理工程を行うことによって、メタルリッチなコバルトシリサイドＣｏ２Ｓｉを生成する方法を示していた。
【００３１】
この実施の形態２では、コバルト層をＭＯＳトランジスタの全面に積層する際に、半導体基板１の温度を３５０℃以上４５０℃未満の温度に保つことで、Ｃｏの成膜と同時にＣｏ２Ｓｉを生成するという処理を行う。半導体基板１の温度を上記のように保つことによって、Ｃｏ２Ｓｉのみを生成することが可能であるため、実施の形態１と同様に、ＣｏＳｉは生成されず、這い上がりの現象が起こらない。
よって、少ない工程数で、シリサイドプロセスにおける這い上がり現象を抑制した半導体装置を得られるものである。
【００３２】
【発明の効果】
この発明によれば、最初のシリサイド化工程において、コバルトとシリコンを反応させる際に、熱処理温度をＣｏ２Ｓｉのみが生成され、ＣｏＳｉが生成されない温度（３５０℃以上４５０℃未満）で、処理を行うことでシリサイド化プロセスにおける這い上がり現象の抑制をすることが可能となる。これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【００３３】
また、この発明によれば、最初のシリサイド化工程において、あらかじめ半導体基板の温度をＣｏＳｉが生成されない温度（３５０℃以上４５０℃未満）とすることで、ＣｏＳｉの生成の抑制、這い上がり現象の抑制をすることが可能になり、これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【００３４】
さらに、この発明によれば、Ｃｏ２Ｓｉ生成の際のコバルトの消費速度が１５０Å／ｍｉｎとなるように処理を行うことでシリサイド化プロセスにおける這い上がり現象の抑制をすることが可能となり、これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【００３５】
また、この発明によれば、Ｃｏ２Ｓｉの生成速度が２００Å／ｍｉｎとなるように処理を行うことでシリサイド化プロセスにおける這い上がり現象の抑制をすることが可能となり、これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【００３６】
さらに、この発明によれば、最初の熱処理によって生成されるコバルトとシリコンの化合物がＣｏ２Ｓｉのみであるため、シリサイド化プロセスにおける這い上がり現象の抑制をすることが可能となり、これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１を示す半導体装置の断面図である。
【図２】この発明の実施の形態１の製造フローを示す断面図である。
【図３】この発明の実施の形態１の製造フローを示す断面図である。
【図４】この発明の実施の形態１の製造フローを示す断面図である。
【図５】この発明の実施の形態１の製造フローを示す断面図である。
【図６】この発明の実施の形態１の説明に必要な図である。
【図７】この発明の実施の形態１の説明に必要な図である。
【図８】従来の技術による半導体装置を示す断面図である。
【図９】従来の技術による半導体装置を示す断面図である。
【図１０】従来の技術による半導体装置を示す断面図である。
【符号の説明】
１．半導体基板 ２．素子分離領域
３．ゲート電極 ４．ゲート絶縁膜
５．多結晶シリコン膜 ６、９．コバルトダイシリサイド層
７．サイドウォール ８．ソース／ドレイン拡散領域
１０．コバルト層 １１、１２．コバルトシリサイド層
【発明の属する技術分野】
この発明は、コバルトシリサイドを構成要素として含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体デバイスの微細化、高集積化が進む中、半導体装置のスイッチングトランジスタの構成であるゲートポリシリコンと半導体基板の活性領域上とを同時に自己整合的（セルフアライン）にシリサイド化する技術であるシリサイドプロセスが、特に活性領域の抵抗がデバイス性能を左右するロジックデバイスにおいて重要な技術となってきている。
【０００３】
低抵抗なシリサイドを得る技術が特公平３−６７３３４号公報に記載されている。この特公平３−６７３３４号公報に記された技術では、コバルトシリサイドコンタクトの製造方法に関し、多結晶シリコン上、若しくはウェハ表面の活性領域上に形成したコバルト層を最初４５０℃で加熱し、その後、さらに２回目の熱処理を７００〜９５０℃で行うことで、最初の熱処理でコバルトを多く含むシリサイドを形成し、２回目の熱処理でコバルトを多く含むシリサイドをコバルト・ジシリサイド層に変化させ、低抵抗なシリサイドを得ることを示している。
【０００４】
しかし、特公平３−６７３３４号公報に記された技術を用いて、サリサイドトランジスタを形成する際、図８に断面構造を示すように、通常のＭＯＳトランジスタの形成と同様に半導体基板１０１上にＬＯＣＯＳ酸化膜等の素子分離領域１０２を形成し、さらにゲート絶縁膜１０３となるシリコン酸化膜、ゲート電極１０４を構成する多結晶シリコン膜、シリコン酸化膜よりなるサイドウォール１０５及びソース／ドレイン領域となる活性領域１０６を形成する。その後、全面にコバルト層１０７を成膜する。
【０００５】
次に、４５０℃の温度で所定時間熱処理を行うことによって、サイドウォール近傍の拡大図である図９に示すようにコバルト層１０７とゲート電極１０４となる多結晶シリコン膜との接合面及びコバルト層１０７と活性領域１０６との接合面にコバルトシリサイド１０８が形成される。このコバルトシリサイド１０８は金属を多く含むシリサイドであり、ＣｏＳｉ若しくはＣｏ２Ｓｉから構成されるものである。
【０００６】
その後、図１０に示すように、諸工程を経た後、９００℃の温度で所定時間熱処理を行うことによって、金属を多く含むシリサイドをシリコンを多く含むコバルトジシリサイド１０９に変化させ、さらに、層間絶縁膜１１５を積層し、配線１１１をパターン形成することでサリサイドトランジスタを含む構造の半導体装置を得るという方法があった。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のシリサイド技術においては、図９に示すように、コバルトと多結晶シリコン、若しくはコバルトとシリコンウェハ（単結晶シリコン）を４５０℃の温度で熱処理することによって金属が多く含まれたコバルトシリサイドに変化させる際、コバルトシリサイドを形成しようとする領域、つまり、コバルト層１０７と多結晶シリコン膜１０４との接合面（またはコバルトとシリコンウェハの接合面）のみにシリサイドが形成されるのではなく、接合面及び接合面の端部からシリコン酸化膜１０５とコバルト層１０７が接合する境界部（開口部１０６近傍）にかけてもシリサイド膜１０８ａが薄く形成されるという現象（一般に這い上がりと言われている。）が見られた。
【０００８】
従来の場合であれば、ゲート電極−活性領域間の絶縁領域が十分に確保できたために這い上がりが生じてもゲート電極と活性領域の間が這い上がりによって形成された薄いシリサイド膜１０８ａを介して電気的にショートする等の問題が無かったが、現在のように素子の微細化が進むと導電物質間に形成される絶縁膜の寸法も微細化されるため、ショートの原因となる等の問題となってきていた。
【０００９】
また、比較的低温の熱処理において、シリサイド化反応を起こさせた場合、シリコン中にコバルトが拡散することでＣｏ２Ｓｉが形成され、コバルト中にシリコンが拡散することでＣｏＳｉが形成されることが既に知られている。このシリコン中にコバルトが拡散することでＣｏＳｉが形成される現象は一般に這い上がりと言われている。
【００１０】
【課題を解決するための手段】
この発明に対して参考例となる半導体装置の製造方法は、シリコンウェハ、多結晶シリコン膜のいずれか一方、若しくは両方に接してコバルト層を形成し、３５０℃以上４５０℃未満の温度で熱処理することでＣｏ2Ｓｉ膜を形成する第一の工程、上記Ｃｏ2Ｓｉ膜に対し熱処理を行うことでＣｏＳｉ2膜に変化させる第二の工程を含むものである。
【００１１】
また、この発明による半導体装置の製造方法は、シリコンウェハ、シリコンウェハ上に積層された多結晶シリコン膜のいずれか一方、若しくは両方を３５０℃以上４５０℃未満の温度に保った状態で、上記シリコンウェハ、多結晶シリコン膜の上層にコバルト層を積層することで、Ｃｏ２Ｓｉ膜を形成する第一の工程、上記Ｃｏ２Ｓｉ膜に対し、熱処理を行うことでＣｏＳｉ２に変化させる第二の工程を含むものである。
【００１４】
さらに、この発明による半導体装置の製造方法では、上記第一の工程によって生成されるコバルトとシリコンの化合物は、Ｃｏ2Ｓｉのみであるようにできる。
【００１５】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１である半導体装置の製造方法により形成される半導体装置の一部、例えばスイッチングトランジスタのゲート長方向に沿って切断した場合の断面構造を示すものである。図１において、符号１はシリコンウェハからなる半導体基板、２は半導体基板１の表面上に素子間分離のためにＬＯＣＯＳ法等により形成されたシリコン酸化膜からなる素子分離領域、３はゲート絶縁膜４を介して半導体基板１上に形成されたゲート電極を示している。
【００１６】
また、５はゲート電極３の一部を構成する多結晶シリコン膜、６は多結晶シリコン膜５上に形成され、ゲート電極の一部を構成するコバルトシリサイド層である。また、７はゲート電極の側断面に付着して形成されたシリコン酸化膜等の絶縁物質からなるサイドウォール、８はゲート電極３と素子分離領域２とに挟まれた半導体基板１の表面に形成されたソース／ドレイン拡散領域であり、このソース／ドレイン拡散領域８の上面にコバルトシリサイド層９が形成された状態を示している。ここで形成されているコバルトシリサイド層６、９はいずれもシリコンを多く含むＣｏＳｉ２からなる層である。
【００１７】
次に、図１に示した半導体装置の製造方法について説明する。まず、図２に示すように、通常のＭＯＳトランジスタの形成と同様に、半導体基板１上に熱酸化によって素子分離領域２を形成する。その後、素子分離領域２が形成された領域以外の半導体基板１表面の活性領域となる領域上に熱酸化等の方法を用いて厚さ５０ないし１００Åのゲート絶縁膜４を形成する。
【００１８】
その後 、ゲート絶縁膜４上に多結晶シリコン膜を、ＣＶＤ技術若しくはスパッタリング等の方法によって、厚さ３０００Åとなるように積層し、その後、ゲート電極３の形状（ゲート長は３０００Å程度）となるようにパターニングを行う。次に、ゲート電極３の側断面にシリコン酸化膜からなるサイドウォール７を形成し、さらに不純物イオン注入を行うことによって活性領域表面に半導体基板１の表面から深さ０．１〜０．２μｍの領域にソース／ドレイン拡散領域８を形成する。
【００１９】
次に、図３に示すように、半導体装置の全面にＣＶＤ技術、若しくはスパッタリング等の方法を用いて厚さ１００ないし２００Åのコバルト層１０を積層する。
次に、図４に示すように、比較的低温の熱処理を行うことによってコバルト層１０を構成するＣｏとゲート電極３の表面及びソース／ドレイン拡散領域８を構成するＳｉが反応し、Ｓｉ中にＣｏが拡散して、メタルリッチなコバルトシリサイド（Ｃｏ２Ｓｉ）層１１、１２をそれぞれ形成する。これにより、ゲート電極３はコバルトシリサイド層１１と多結晶シリコン層５の２層構造となる。また、このとき形成されるコバルトシリサイド層１１、１２の厚さはそれぞれ６００Å程度のものとなる。
【００２０】
上記のメタルリッチなコバルトシリサイド層１１、１２を形成する際の熱処理は、酸素等の酸化の原因となる物質を含まない雰囲気中において３５０℃以上４５０℃未満の所定温度で行うものであり、ＣｏとＳｉの化合物の組成がＣｏ２Ｓｉのみとなるような処理である。このＣｏ２Ｓｉの生成において、コバルト層１０を構成するＣｏが、ゲート電極３の表面及びソース／ドレイン拡散領域８の表面内のシリコンに拡散し、コバルト層１０の膜厚が減少し、一方、素子分離領域２上、サイドウォール７上においては、それらの内部にコバルトが拡散することがないため、コバルト層１０が堆積した状態に残っている。
【００２１】
次に、図５に示すように、未反応のコバルト層１０を過酸化水素、硝酸、酢酸、リン酸の混合液を用い、ウェットエッチングを行うことにより選択的に除去する。
その後、さらに窒素雰囲気中などの酸素を含まない雰囲気中において、比較的高温の熱処理を行うことによって、メタルリッチなコバルトシリサイド（Ｃｏ２Ｓｉ）層１１、１２を低抵抗なコバルトダイシリサイド（ＣｏＳｉ２）層６、９に変化させることで、図１に示すような半導体装置の構造を得ることが可能になる。
【００２２】
前記の図４に示した最初の熱処理工程において、コバルトシリサイド層１１、１２がＣｏ２Ｓｉの組成のコバルトシリサイドとなり、ＣｏＳｉの組成のコバルトシリサイド形成されていないことを示す資料として、図６及び図７に発明者によって観測されたコバルト・シリコンの熱処理による反応に関する実験結果を示す。
【００２３】
図６はシリコンウェハ上にコバルト層をスパッタリング法によって積層し、ランプアニール法にて熱処理を加えてコバルトシリサイドを形成する際の、シリサイド反応に消費されるコバルトの膜厚の熱処理温度依存性を示すものである。この熱処理は窒素雰囲気中で９０秒間行ったものであり、図の縦軸のコバルト消費膜厚は９０秒間の消費膜厚が示されている。
【００２４】
この図６から分かるように、コバルトの消費膜厚は熱処理温度が３５０℃以上４５０℃未満の場合と、４５０℃以上の場合とによって大きく異なり、３５０℃以上４５０℃未満では比較的コバルトの消費は少なく、その消費速度は１５０Å／ｍｉｎ以下であり、４５０℃ではコバルトの消費が大きく、その消費率が大きく変化する温度は４５０℃であると考えられる。また、コバルトの消費量からメタルリッチなＣｏ２Ｓｉの生成速度を知ることが可能であり、熱処理温度が３５０℃以上４５０℃未満の場合はＣｏ２Ｓｉの生成速度は２００Å／ｍｉｎ以下となっている。なお、３５０℃未満の温度で熱処理を行った場合はコバルトシリサイドは生成されないことが知られている。
【００２５】
また、図７に、それぞれの温度領域において形成されるコバルトシリサイドを同定するために、コバルトの消費速度が１５０Å／ｍｉｎ以下である４００℃、コバルトの消費速度の境界温度である４５０℃、消費速度が１５０Å／ｍｉｎよりも大きい５００℃の３点においてのＸ線反射回折スペクトル（ＸＲＤ）の測定結果を示す。
【００２６】
図７において、４００℃のスペクトルを見ると、シリサイドの化合物としてＣｏ２Ｓｉのピークが大きく検出され、また４５０℃のスペクトルではＣｏ２Ｓｉの１つのピークが大きく検出され、そのピークの近傍に小さなＣｏ２Ｓｉのピークが２つ見られる。さらに、５００℃ではＣｏ２Ｓｉのピークの他にＣｏＳｉのピークが２つ検出されている。
【００２７】
図６、７に示した結果をまとめると、コバルト膜とシリコンの間のシリサイド化反応において、コバルト消費速度１５０Å／ｍｉｎ以下、またはＣｏ２Ｓｉ生成速度２００Å／ｍｉｎ以下の低速で反応を生じさせればＣｏＳｉを生成することなくＣｏ２Ｓｉのみが生成されることが分かる。さらに、このような低速のシリサイド化反応は、３５０℃以上４５０℃以下の温度で熱処理を加えることで実現できることが分かる。しかし、図６の結果から、熱処理温度４５０℃の場合は、シリサイド化反応の反応速度が変化する温度に対応しているため、４５０℃未満の温度で熱処理を加えることで、より安定にＣｏ２Ｓｉのみを生成することが可能であり、好ましい。
【００２８】
このように、コバルト膜を形成した後に加える熱処理の温度をを３５０℃以上４５０℃未満とすることによって、コバルト／シリコン間のシリサイド化反応は、Ｃｏ消費速度１５０Å／ｍｉｎ以下又はＣｏ２Ｓｉ生成速度２００Å／ｍｉｎ以下の低温で起こり、Ｃｏ２Ｓｉのみが生成される。このときＣｏＳｉが形成されないため、シリコンはコバルト中に拡散することはない。これによってシリサイドプロセスで大きな問題となる這い上がりを抑制することが可能となる。
【００２９】
這い上がりを抑制できることによって、ゲート電極とソース／ドレイン拡散領域とが、ゲート電極に付着して形成されたサイドウォール上に生成されたシリサイドを介して電気的に接続された状態となることはなく、安定した特性の半導体装置を得ることが可能となる。
【００３０】
実施の形態２．
次に、実施の形態２について説明する。この実施の形態２は実施の形態１の図１に示した半導体装置と同じ構造の半導体装置を得る、別の方法を示すものである。既に説明した実施の形態１では、図３に示すように、まずＭＯＳトランジスタ上にコバルト層１０を積層し、次に、図４に示した最初の熱処理工程を行うことによって、メタルリッチなコバルトシリサイドＣｏ２Ｓｉを生成する方法を示していた。
【００３１】
この実施の形態２では、コバルト層をＭＯＳトランジスタの全面に積層する際に、半導体基板１の温度を３５０℃以上４５０℃未満の温度に保つことで、Ｃｏの成膜と同時にＣｏ２Ｓｉを生成するという処理を行う。半導体基板１の温度を上記のように保つことによって、Ｃｏ２Ｓｉのみを生成することが可能であるため、実施の形態１と同様に、ＣｏＳｉは生成されず、這い上がりの現象が起こらない。
よって、少ない工程数で、シリサイドプロセスにおける這い上がり現象を抑制した半導体装置を得られるものである。
【００３２】
【発明の効果】
この発明によれば、最初のシリサイド化工程において、コバルトとシリコンを反応させる際に、熱処理温度をＣｏ２Ｓｉのみが生成され、ＣｏＳｉが生成されない温度（３５０℃以上４５０℃未満）で、処理を行うことでシリサイド化プロセスにおける這い上がり現象の抑制をすることが可能となる。これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【００３３】
また、この発明によれば、最初のシリサイド化工程において、あらかじめ半導体基板の温度をＣｏＳｉが生成されない温度（３５０℃以上４５０℃未満）とすることで、ＣｏＳｉの生成の抑制、這い上がり現象の抑制をすることが可能になり、これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【００３４】
さらに、この発明によれば、Ｃｏ２Ｓｉ生成の際のコバルトの消費速度が１５０Å／ｍｉｎとなるように処理を行うことでシリサイド化プロセスにおける這い上がり現象の抑制をすることが可能となり、これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【００３５】
また、この発明によれば、Ｃｏ２Ｓｉの生成速度が２００Å／ｍｉｎとなるように処理を行うことでシリサイド化プロセスにおける這い上がり現象の抑制をすることが可能となり、これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【００３６】
さらに、この発明によれば、最初の熱処理によって生成されるコバルトとシリコンの化合物がＣｏ２Ｓｉのみであるため、シリサイド化プロセスにおける這い上がり現象の抑制をすることが可能となり、これによって素子間のショートの原因、製造過程におけるパターニングの妨げとなることがなく、安定した特性及び構造を持つ半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１を示す半導体装置の断面図である。
【図２】この発明の実施の形態１の製造フローを示す断面図である。
【図３】この発明の実施の形態１の製造フローを示す断面図である。
【図４】この発明の実施の形態１の製造フローを示す断面図である。
【図５】この発明の実施の形態１の製造フローを示す断面図である。
【図６】この発明の実施の形態１の説明に必要な図である。
【図７】この発明の実施の形態１の説明に必要な図である。
【図８】従来の技術による半導体装置を示す断面図である。
【図９】従来の技術による半導体装置を示す断面図である。
【図１０】従来の技術による半導体装置を示す断面図である。
【符号の説明】
１．半導体基板 ２．素子分離領域
３．ゲート電極 ４．ゲート絶縁膜
５．多結晶シリコン膜 ６、９．コバルトダイシリサイド層
７．サイドウォール ８．ソース／ドレイン拡散領域
１０．コバルト層 １１、１２．コバルトシリサイド層
Claims (2)
- シリコンウェハ、シリコンウェハ上に積層された多結晶シリコン膜のいずれか一方、若しくは両方を３５０℃以上４５０℃未満の温度に保った状態で、上記シリコンウェハ、多結晶シリコン膜の上層にコバルト層を積層することで、Ｃｏ2Ｓｉ膜を形成する第一の工程、上記Ｃｏ2Ｓｉ膜に対し、熱処理を行うことでＣｏＳｉ2に変化させる第二の工程を含むことを特徴とする半導体装置の製造方法。
- 上記第一の工程によって生成されるコバルトとシリコンの化合物は、Ｃｏ2Ｓｉのみであることを特徴とする請求項１に記載の半導体装置の製造方法。
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