JP2002164350A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 重金属を用いた処理の後に行われるＬＰ−Ｃ
ＶＤ工程において汚染の影響を防ぐことができる。 【解決手段】 重金属を用いた処理を行う前に、後に半
導体素子となる構造体の裏面側に絶縁膜を形成し、上記
の重金属を用いた処理工程が終了した後、絶縁膜の表面
に付着した重金属を除去する。
ＶＤ工程において汚染の影響を防ぐことができる。 【解決手段】 重金属を用いた処理を行う前に、後に半
導体素子となる構造体の裏面側に絶縁膜を形成し、上記
の重金属を用いた処理工程が終了した後、絶縁膜の表面
に付着した重金属を除去する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体素子の製
造方法に関するものであり、特に、ＬＰ−ＣＶＤ工程で
生じる汚染を防止して半導体素子を製造する方法に関す
る。
造方法に関するものであり、特に、ＬＰ−ＣＶＤ工程で
生じる汚染を防止して半導体素子を製造する方法に関す
る。
【０００２】
【従来の技術】従来、例えば半導体素子としてのＤＲＡ
Ｍを製造するにあたり、基板に形成されたｎ+拡散層の
表面に配線が設けられているコンタクト部分において、
配線はポリシリコンで構成されていた。
Ｍを製造するにあたり、基板に形成されたｎ+拡散層の
表面に配線が設けられているコンタクト部分において、
配線はポリシリコンで構成されていた。
【０００３】しかしながら、近年、半導体素子の高速化
および高集積化を図るために、素子の微細化が求められ
ている。そして、例えばＤＲＡＭにおいては、ゲート長
が０．１８μｍ以下という微細なデバイスの製造が進め
られている。
および高集積化を図るために、素子の微細化が求められ
ている。そして、例えばＤＲＡＭにおいては、ゲート長
が０．１８μｍ以下という微細なデバイスの製造が進め
られている。
【０００４】このため、ＤＲＡＭのコンタクト部分は、
ｎ+拡散層と配線との間の抵抗をより小さくするため
に、配線をタングステン（Ｗ）で構成することが提案さ
れている。しかしながら、０．１８μｍ以降のデバイス
の特性を考えると、タングステンとｎ+拡散層との間の
抵抗はまだ高く、より低くすることが求められている。
このため、ｎ+拡散層とＷ配線との間にコバルトシリサ
イド（ＣｏＳｉ2）を介在させることが当業者の間では
知られている。
ｎ+拡散層と配線との間の抵抗をより小さくするため
に、配線をタングステン（Ｗ）で構成することが提案さ
れている。しかしながら、０．１８μｍ以降のデバイス
の特性を考えると、タングステンとｎ+拡散層との間の
抵抗はまだ高く、より低くすることが求められている。
このため、ｎ+拡散層とＷ配線との間にコバルトシリサ
イド（ＣｏＳｉ2）を介在させることが当業者の間では
知られている。
【０００５】
【発明が解決しようとする課題】しかしながら、例えば
このようなコンタクト部分を有するＤＲＡＭを製造する
場合に、その製造工程の途中において、ｎ+拡散層上に
ＣｏＳｉ2膜を形成した後、ＣｏＳｉ2膜上に絶縁膜とし
て例えばＳｉＮ膜を形成する工程がある。この工程は、
通常、ＬＰ−ＣＶＤ法を用いて行われる。
このようなコンタクト部分を有するＤＲＡＭを製造する
場合に、その製造工程の途中において、ｎ+拡散層上に
ＣｏＳｉ2膜を形成した後、ＣｏＳｉ2膜上に絶縁膜とし
て例えばＳｉＮ膜を形成する工程がある。この工程は、
通常、ＬＰ−ＣＶＤ法を用いて行われる。
【０００６】ＬＰ−ＣＶＤを行うＤＲＡＭ製造途中で得
られた構造体（中間構造体とも称する。）には、ＣｏＳ
ｉ2膜が形成されている。したがって、重金属であるコ
バルト（Ｃｏ）を扱うメタル工程で使用されたキャリア
等の搬送手段に付着していった重金属等によって構造体
の特に裏面側が汚染されているおそれがある。実際に、
この発明にかかる発明者等により、構造体の裏面にタン
グステン（Ｗ）やチタン（Ｔｉ）などの重金属が最大１
０13Atoms／cm2付着することが確認されている。
られた構造体（中間構造体とも称する。）には、ＣｏＳ
ｉ2膜が形成されている。したがって、重金属であるコ
バルト（Ｃｏ）を扱うメタル工程で使用されたキャリア
等の搬送手段に付着していった重金属等によって構造体
の特に裏面側が汚染されているおそれがある。実際に、
この発明にかかる発明者等により、構造体の裏面にタン
グステン（Ｗ）やチタン（Ｔｉ）などの重金属が最大１
０13Atoms／cm2付着することが確認されている。
【０００７】このような構造体がＬＰ−ＣＶＤの反応炉
内に搬入されると、構造体中の石英部品やダミーウエハ
等が汚染されるおそれがある。また、それだけでなく、
ＬＰ−ＣＶＤ工程をバッチ処理する場合には、同一バッ
チ処理のデバイスまで汚染してしまう。そして、このよ
うな汚染はデバイスの電気特性の劣化につながる。
内に搬入されると、構造体中の石英部品やダミーウエハ
等が汚染されるおそれがある。また、それだけでなく、
ＬＰ−ＣＶＤ工程をバッチ処理する場合には、同一バッ
チ処理のデバイスまで汚染してしまう。そして、このよ
うな汚染はデバイスの電気特性の劣化につながる。
【０００８】このため、重金属を用いた処理の後に行わ
れるＬＰ−ＣＶＤ工程において、形成されるべき半導体
素子が汚染されるのを防ぐことのできる、半導体素子の
製造方法の出現が望まれていた。
れるＬＰ−ＣＶＤ工程において、形成されるべき半導体
素子が汚染されるのを防ぐことのできる、半導体素子の
製造方法の出現が望まれていた。
【０００９】
【課題を解決するための手段】このため、この発明の半
導体素子の製造方法によれば、まず、重金属を用いた処
理を行う前に、後に半導体素子となる構造体の裏面側に
絶縁膜を形成する。そして、上記の重金属を用いた処理
工程が終了した後、絶縁膜の表面に付着した重金属を除
去する。
導体素子の製造方法によれば、まず、重金属を用いた処
理を行う前に、後に半導体素子となる構造体の裏面側に
絶縁膜を形成する。そして、上記の重金属を用いた処理
工程が終了した後、絶縁膜の表面に付着した重金属を除
去する。
【００１０】この発明の構成によれば、構造体に対して
重金属を用いた処理を施す段階で、構造体の裏面側には
絶縁膜が形成されている。このため、重金属処理に起因
して、重金属が、不所望にも、構造体の裏面側に付着し
たとしても、この絶縁膜の表面に重金属が付着する。し
たがって、この絶縁膜によって、構造体中に重金属が拡
散するのを防ぐことができる。
重金属を用いた処理を施す段階で、構造体の裏面側には
絶縁膜が形成されている。このため、重金属処理に起因
して、重金属が、不所望にも、構造体の裏面側に付着し
たとしても、この絶縁膜の表面に重金属が付着する。し
たがって、この絶縁膜によって、構造体中に重金属が拡
散するのを防ぐことができる。
【００１１】また、この構造体に対して次の新たな処理
を行う前に絶縁膜の表面の重金属を除去する。したがっ
て、次に行われる処理工程で、重金属が構造体の他の構
成要素を汚染するおそれを回避することができる。ま
た、次に行われる新たな処理工程で、複数の構造体に対
してバッチ処理を行っても他の構造体を汚染するおそれ
はない。
を行う前に絶縁膜の表面の重金属を除去する。したがっ
て、次に行われる処理工程で、重金属が構造体の他の構
成要素を汚染するおそれを回避することができる。ま
た、次に行われる新たな処理工程で、複数の構造体に対
してバッチ処理を行っても他の構造体を汚染するおそれ
はない。
【００１２】また、好ましくは、構造体の裏面側に設け
る絶縁膜の厚さは１０〜２０ｎｍとするのがよい。
る絶縁膜の厚さは１０〜２０ｎｍとするのがよい。
【００１３】絶縁膜の厚さは、厚すぎると形成時間がか
かり、形成中のパーティクルが増える。このため実用的
でない。このため、膜厚は２０ｎｍ以下であるのが好ま
しい。また、絶縁膜を均一な膜厚でかつ良質な膜とする
には１０ｎｍ以上の膜であることが望ましい。
かり、形成中のパーティクルが増える。このため実用的
でない。このため、膜厚は２０ｎｍ以下であるのが好ま
しい。また、絶縁膜を均一な膜厚でかつ良質な膜とする
には１０ｎｍ以上の膜であることが望ましい。
【００１４】また、この発明の半導体素子の製造方法に
おいて、好ましくは、絶縁膜を酸化膜とするのがよい。
構造体を構成する基板が例えばＳｉ基板であり、このＳ
ｉ基板の裏面に酸化膜を形成する。その後、この構造体
に対して重金属を用いた処理工程を行う。これにより、
酸化膜の表面には重金属が付着する。この酸化膜と重金
属との結合力は、Ｓｉ基板と重金属との結合力よりも弱
いので、例えばＨＦを用いて容易に除去することができ
る。また、重金属と基板との間には酸化膜が介されてい
るので、重金属の基板中への拡散を抑制することができ
る。また、例えばこの酸化膜をＬＰ−ＣＶＤ法により形
成する場合、最初の２〜３ｎｍはＳｉリッチの酸化膜と
なる。これを化学量論的なＳｉＯ2膜とするには１０ｎ
ｍ以上の膜とする必要がある。
おいて、好ましくは、絶縁膜を酸化膜とするのがよい。
構造体を構成する基板が例えばＳｉ基板であり、このＳ
ｉ基板の裏面に酸化膜を形成する。その後、この構造体
に対して重金属を用いた処理工程を行う。これにより、
酸化膜の表面には重金属が付着する。この酸化膜と重金
属との結合力は、Ｓｉ基板と重金属との結合力よりも弱
いので、例えばＨＦを用いて容易に除去することができ
る。また、重金属と基板との間には酸化膜が介されてい
るので、重金属の基板中への拡散を抑制することができ
る。また、例えばこの酸化膜をＬＰ−ＣＶＤ法により形
成する場合、最初の２〜３ｎｍはＳｉリッチの酸化膜と
なる。これを化学量論的なＳｉＯ2膜とするには１０ｎ
ｍ以上の膜とする必要がある。
【００１５】また、この発明の半導体素子の製造方法に
おいて、好ましくは、絶縁膜を窒化膜とするのがよい。
構造体を構成する基板が例えばＳｉ基板であり、このＳ
ｉ基板の裏面に窒化膜を形成する。その後、この構造体
に対して重金属を用いた処理工程を行う。これにより、
窒化膜の表面には重金属が付着する。窒化膜であるＳｉ
Ｎ膜のＳｉとＮとの結合は、ＳｉＯ2膜のＳｉとＯとの
結合に比べて不完全である。このため、重金属は窒化膜
のＳｉに強い結合力で結合する。よって、付着した重金
属が窒化膜からＳｉ基板に拡散するおそれはない。そし
て、この後、例えばＨＦを用いて重金属を除去する際に
は、ＨＦにより窒化膜の表面はエッチングされるので、
いわゆるリフトオフの作用により、表面の窒化膜ごと重
金属を除去することができる。
おいて、好ましくは、絶縁膜を窒化膜とするのがよい。
構造体を構成する基板が例えばＳｉ基板であり、このＳ
ｉ基板の裏面に窒化膜を形成する。その後、この構造体
に対して重金属を用いた処理工程を行う。これにより、
窒化膜の表面には重金属が付着する。窒化膜であるＳｉ
Ｎ膜のＳｉとＮとの結合は、ＳｉＯ2膜のＳｉとＯとの
結合に比べて不完全である。このため、重金属は窒化膜
のＳｉに強い結合力で結合する。よって、付着した重金
属が窒化膜からＳｉ基板に拡散するおそれはない。そし
て、この後、例えばＨＦを用いて重金属を除去する際に
は、ＨＦにより窒化膜の表面はエッチングされるので、
いわゆるリフトオフの作用により、表面の窒化膜ごと重
金属を除去することができる。
【００１６】絶縁膜として、酸化膜および窒化膜のいず
れの膜を用いた場合においても、表面に付着した重金属
はＨＦによって容易に除去することが可能である。より
詳細には、例えば０．３％のＨＦ水溶液に絶縁膜が形成
された構造体を６０秒浸漬することによって重金属を除
去することができる。
れの膜を用いた場合においても、表面に付着した重金属
はＨＦによって容易に除去することが可能である。より
詳細には、例えば０．３％のＨＦ水溶液に絶縁膜が形成
された構造体を６０秒浸漬することによって重金属を除
去することができる。
【００１７】また、重金属の除去工程の後に、引き続き
絶縁膜を除去してもよい。この絶縁膜の除去もＨＦを用
いたウエットエッチングによって行うことができる。
絶縁膜を除去してもよい。この絶縁膜の除去もＨＦを用
いたウエットエッチングによって行うことができる。
【００１８】
【発明の実施の形態】以下、図を参照してこの発明の実
施の形態につき説明する。なお、各図は発明を理解でき
る程度に各構成成分の形状、大きさおよび配置関係を概
略的に示してあるに過ぎず、したがってこの発明を図示
例に限定するものではない。
施の形態につき説明する。なお、各図は発明を理解でき
る程度に各構成成分の形状、大きさおよび配置関係を概
略的に示してあるに過ぎず、したがってこの発明を図示
例に限定するものではない。
【００１９】この発明の実施の形態として、図１〜図３
を参照して、ゲート長０．１８μｍのＤＲＡＭのコンタ
クト部分の製造工程を例に挙げて説明する。図１〜図３
は、ＤＲＡＭのコンタクト部分のみを部分的に示した工
程断面図である。
を参照して、ゲート長０．１８μｍのＤＲＡＭのコンタ
クト部分の製造工程を例に挙げて説明する。図１〜図３
は、ＤＲＡＭのコンタクト部分のみを部分的に示した工
程断面図である。
【００２０】この実施の形態において製造される半導体
素子の構造体は、下地に形成されたｎ+拡散層上に層間
絶縁膜が設けられており、この層間絶縁膜上にタングス
テン配線が施されている。そして、この配線とｎ+拡散
層とのコンタクトをとるために、層間絶縁膜にこの膜を
貫通するコンタクトホールが形成され、このコンタクト
ホールを配線金属（Ｗ）で埋め込むことによって、ｎ+
拡散層と配線とが接続される。ここで、ｎ+拡散層と配
線との低抵抗化を図るためにｎ+拡散層と配線金属
（Ｗ）との間にはＣｏＳｉ2膜を介在させてある。
素子の構造体は、下地に形成されたｎ+拡散層上に層間
絶縁膜が設けられており、この層間絶縁膜上にタングス
テン配線が施されている。そして、この配線とｎ+拡散
層とのコンタクトをとるために、層間絶縁膜にこの膜を
貫通するコンタクトホールが形成され、このコンタクト
ホールを配線金属（Ｗ）で埋め込むことによって、ｎ+
拡散層と配線とが接続される。ここで、ｎ+拡散層と配
線との低抵抗化を図るためにｎ+拡散層と配線金属
（Ｗ）との間にはＣｏＳｉ2膜を介在させてある。
【００２１】よって、このようなコンタクト部分を形成
するためには、まず、下地１４に例えばイオン注入によ
って形成されたｎ+拡散層１６上に、ＣＶＤ法を用いて
ＣｏＳｉ2膜を形成する。製造途中のこのＣｏＳｉ2膜の
形成工程が、重金属を用いた処理工程となる。
するためには、まず、下地１４に例えばイオン注入によ
って形成されたｎ+拡散層１６上に、ＣＶＤ法を用いて
ＣｏＳｉ2膜を形成する。製造途中のこのＣｏＳｉ2膜の
形成工程が、重金属を用いた処理工程となる。
【００２２】よって、この実施の形態では、重金属を用
いた処理工程を行う前に、半導体素子製造途中の構造体
（中間構造体とも称する。）１０の裏面側１０ａに絶縁
膜１２を堆積する。
いた処理工程を行う前に、半導体素子製造途中の構造体
（中間構造体とも称する。）１０の裏面側１０ａに絶縁
膜１２を堆積する。
【００２３】このため、この実施の形態では、下地１４
としてのＳｉ基板の裏面側１４ａにＬＰ−ＣＶＤ法を用
いて絶縁膜１２としてのＳｉＯ2膜を形成する。この例
では、Ｓｉ基板１４の裏面側１４ａおよび表面側１４ｂ
にＳｉＯ2膜１２および１２ｘを１０〜２０ｎｍの厚さ
に堆積する。この後、Ｓｉ基板１４の表面側１４ｂのＳ
ｉＯ2膜１２ｘを塩素系ガスによるドライエッチングに
より選択的に除去する。よって、Ｓｉ基板１４の裏面側
１４ａだけにＳｉＯ2膜１２が残存している（図１
（Ａ））。
としてのＳｉ基板の裏面側１４ａにＬＰ−ＣＶＤ法を用
いて絶縁膜１２としてのＳｉＯ2膜を形成する。この例
では、Ｓｉ基板１４の裏面側１４ａおよび表面側１４ｂ
にＳｉＯ2膜１２および１２ｘを１０〜２０ｎｍの厚さ
に堆積する。この後、Ｓｉ基板１４の表面側１４ｂのＳ
ｉＯ2膜１２ｘを塩素系ガスによるドライエッチングに
より選択的に除去する。よって、Ｓｉ基板１４の裏面側
１４ａだけにＳｉＯ2膜１２が残存している（図１
（Ａ））。
【００２４】次に、ＣＶＤ法を用いて、Ｓｉ基板１４の
表面側１４ｂのｎ+拡散層１６上にＣｏＳｉ2膜１８を形
成する。この工程、またはこの工程から新たな工程に移
る間に、重金属２０であるコバルト（Ｃｏ）が、不所望
にも、基板１４の裏面側１４ａのＳｉＯ2膜１２に付着
する（図１（Ｂ））。
表面側１４ｂのｎ+拡散層１６上にＣｏＳｉ2膜１８を形
成する。この工程、またはこの工程から新たな工程に移
る間に、重金属２０であるコバルト（Ｃｏ）が、不所望
にも、基板１４の裏面側１４ａのＳｉＯ2膜１２に付着
する（図１（Ｂ））。
【００２５】この後、絶縁膜１２の表面に付着した重金
属２０を除去する。
属２０を除去する。
【００２６】この実施の形態では、この除去は、ＣｏＳ
ｉ2膜１８が形成された構造体１０を、０．３％ＨＦ水
溶液に６０秒間浸漬することにより、行う。この浸漬に
より、ＳｉＯ2膜１２の表面のＳｉＯ2１２ｙがエッチン
グされるため、表面のＳｉＯ 2１２ｙごとＳｉＯ2膜１２
に付着したＣｏ２０を除去することができる（図１
（Ｃ））。
ｉ2膜１８が形成された構造体１０を、０．３％ＨＦ水
溶液に６０秒間浸漬することにより、行う。この浸漬に
より、ＳｉＯ2膜１２の表面のＳｉＯ2１２ｙがエッチン
グされるため、表面のＳｉＯ 2１２ｙごとＳｉＯ2膜１２
に付着したＣｏ２０を除去することができる（図１
（Ｃ））。
【００２７】この後、上記と同じＨＦ水溶液を用いて、
引き続きＳｉＯ2膜１２の残存部分１２ｚをウエットエ
ッチングにより除去する（図２（Ａ））。
引き続きＳｉＯ2膜１２の残存部分１２ｚをウエットエ
ッチングにより除去する（図２（Ａ））。
【００２８】次に、この実施の形態では、ＣｏＳｉ2膜
１８上にＬＰ−ＣＶＤ法によりＳｉＮ膜２２を形成す
る。このとき、反応炉内で構造体１０に対してＬＰ−Ｃ
ＶＤ処理を行っても、構造体１０の裏面側１０ａの重金
属２０は除去されているので、この重金属による炉内汚
染を防ぐことができる。また、このＬＰ−ＣＶＤ処理を
バッチ処理とした場合においては、他のデバイスを重金
属により汚染してしまうおそれはない（図２（Ｂ））。
１８上にＬＰ−ＣＶＤ法によりＳｉＮ膜２２を形成す
る。このとき、反応炉内で構造体１０に対してＬＰ−Ｃ
ＶＤ処理を行っても、構造体１０の裏面側１０ａの重金
属２０は除去されているので、この重金属による炉内汚
染を防ぐことができる。また、このＬＰ−ＣＶＤ処理を
バッチ処理とした場合においては、他のデバイスを重金
属により汚染してしまうおそれはない（図２（Ｂ））。
【００２９】この後、ＳｉＮ膜２２上に層間絶縁膜２４
を形成した後（図２（Ｃ））、層間絶縁膜２４およびＳ
ｉＮ膜２２を貫通するコンタクトホール２６を形成する
（図３（Ａ））。その後、コンタクトホール２６を配線
金属２８ａとしての例えばタングステンで埋め込み、こ
れと同時に層間絶縁膜２４上にタングステン配線２８ｂ
を形成することにより、コンタクト部分３０を形成する
ことができる（図３（Ｂ））。
を形成した後（図２（Ｃ））、層間絶縁膜２４およびＳ
ｉＮ膜２２を貫通するコンタクトホール２６を形成する
（図３（Ａ））。その後、コンタクトホール２６を配線
金属２８ａとしての例えばタングステンで埋め込み、こ
れと同時に層間絶縁膜２４上にタングステン配線２８ｂ
を形成することにより、コンタクト部分３０を形成する
ことができる（図３（Ｂ））。
【００３０】このようなコンタクト部分３０において
は、配線のタングステン２８ａおよび２８ｂとｎ+拡散
層１６との間にＣｏＳｉ2膜１８が介在しているので、
配線２８ａおよび２８ｂとｎ+拡散層１６との間の低抵
抗化が図れる。
は、配線のタングステン２８ａおよび２８ｂとｎ+拡散
層１６との間にＣｏＳｉ2膜１８が介在しているので、
配線２８ａおよび２８ｂとｎ+拡散層１６との間の低抵
抗化が図れる。
【００３１】なお、この実施の形態では、構造体１０の
裏面側１０ａに設ける絶縁膜１２をＳｉＯ2膜とした
が、ＳｉＮ膜としてもよい。ＳｉＮ膜もＳｉＯ2膜の形
成と同様にＬＰ−ＣＶＤ法により形成することができ
る。そして、ＳｉＮ膜を用いる場合もその膜厚を１０〜
２０ｎｍとするのがよい。ＳｉＮ膜は、ＳｉとＮとの結
合が不完全であるため、重金属はＳｉＮ膜に付着するだ
けでなくＳｉＮ膜表面のＳｉと結合する。このため、重
金属がＳｉＮ膜の表面からＳｉ基板中に拡散するのを防
ぐことができる。また、付着した重金属の除去は、Ｓｉ
Ｏ2膜の場合と同様にＨＦ水溶液によって行うことがで
きる。この際、ＳｉＮ膜の表面のＳｉと重金属は強く結
合しているが、ＨＦにより膜の表面はエッチングされる
ので、重金属と結合しているＳｉＮ膜の部分ごと除去す
ることができる。
裏面側１０ａに設ける絶縁膜１２をＳｉＯ2膜とした
が、ＳｉＮ膜としてもよい。ＳｉＮ膜もＳｉＯ2膜の形
成と同様にＬＰ−ＣＶＤ法により形成することができ
る。そして、ＳｉＮ膜を用いる場合もその膜厚を１０〜
２０ｎｍとするのがよい。ＳｉＮ膜は、ＳｉとＮとの結
合が不完全であるため、重金属はＳｉＮ膜に付着するだ
けでなくＳｉＮ膜表面のＳｉと結合する。このため、重
金属がＳｉＮ膜の表面からＳｉ基板中に拡散するのを防
ぐことができる。また、付着した重金属の除去は、Ｓｉ
Ｏ2膜の場合と同様にＨＦ水溶液によって行うことがで
きる。この際、ＳｉＮ膜の表面のＳｉと重金属は強く結
合しているが、ＨＦにより膜の表面はエッチングされる
ので、重金属と結合しているＳｉＮ膜の部分ごと除去す
ることができる。
【００３２】また、この実施の形態では、ゲート長０．
１８μｍのＤＲＡＭのコンタクト部分を例に挙げて説明
したが、この発明の方法はコンタクト部分の形成のみに
限定されるものではない。
１８μｍのＤＲＡＭのコンタクト部分を例に挙げて説明
したが、この発明の方法はコンタクト部分の形成のみに
限定されるものではない。
【００３３】
【発明の効果】上述した説明から明らかなように、この
発明の半導体素子の製造方法によれば、重金属を用いた
処理を行う前段階で、製造途中の構造体の裏面側に絶縁
膜を形成しているので、製造途中の構造体に対して重金
属を用いた処理に起因して、重金属が当該構造体の裏面
側に付着したとしても、この重金属は、この絶縁膜の表
面に付着する。よって、絶縁膜によって、構造体中に重
金属が拡散するのを防ぐことができる。
発明の半導体素子の製造方法によれば、重金属を用いた
処理を行う前段階で、製造途中の構造体の裏面側に絶縁
膜を形成しているので、製造途中の構造体に対して重金
属を用いた処理に起因して、重金属が当該構造体の裏面
側に付着したとしても、この重金属は、この絶縁膜の表
面に付着する。よって、絶縁膜によって、構造体中に重
金属が拡散するのを防ぐことができる。
【００３４】また、この構造体に対して次の新たな処理
工程の前段階で、当該絶縁膜の表面の重金属を除去して
いる。したがって、次に行われる処理工程で、重金属が
構造体の他の構成要素を汚染するおそれを回避すること
ができる。また、次に行われる新たな処理工程で、複数
の構造体に対してバッチ処理を行っても他の構造体を汚
染する心配はない。
工程の前段階で、当該絶縁膜の表面の重金属を除去して
いる。したがって、次に行われる処理工程で、重金属が
構造体の他の構成要素を汚染するおそれを回避すること
ができる。また、次に行われる新たな処理工程で、複数
の構造体に対してバッチ処理を行っても他の構造体を汚
染する心配はない。
【図１】（Ａ）〜（Ｃ）は、この発明の実施の形態の説
明に供する、コンタクト部分の製造工程図であり、断面
の切り口で示してある。
明に供する、コンタクト部分の製造工程図であり、断面
の切り口で示してある。
【図２】（Ａ）〜（Ｃ）は、図１に続く製造工程図であ
る。
る。
【図３】（Ａ）および（Ｂ）は、図２に続く製造工程図
である。
である。
１０：構造体 １０ａ：裏面側 １２：絶縁膜（ＳｉＯ2膜） １２ｘ：表面側のＳｉＯ2膜 １２ｙ：表面のＳｉＯ2 １２ｚ：残存部分 １４：下地（Ｓｉ基板） １４ａ：裏面側 １４ｂ：表面側 １６：ｎ+拡散層 １８：ＣｏＳｉ2膜 ２０：重金属（Ｃｏ） ２２：ＳｉＮ膜 ２４：層間絶縁膜 ２６：コンタクトホール ２８ａ：配線金属（タングステン） ２８ｂ：タングステン配線 ３０：コンタクト部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｆターム(参考） 4M104 DD99 5F033 HH19 JJ19 KK01 KK25 QQ09 QQ19 QQ37 RR04 RR06 SS13 WW02 XX21 5F043 AA22 AA28 AA31 AA35 BB15 BB22 BB23 DD18 GG10 5F083 GA25 JA35 JA39 MA04 PR05 PR21
Claims (6)
- 【請求項１】 重金属を用いた処理工程を含む半導体素
子の製造方法において、 前記処理工程を行う前段階で、該段階までに得られた前
記半導体素子製造途中の構造体の裏面側に、絶縁膜を堆
積し、 前記処理工程後の新たな処理工程の前段階で、前記絶縁
膜の表面に付着した重金属を除去することを特徴とする
半導体素子の製造方法。 - 【請求項２】 請求項１に記載の半導体素子の製造方法
において、 前記絶縁膜の膜厚を１０〜２０ｎｍとすることを特徴と
する半導体素子の製造方法。 - 【請求項３】 請求項１または請求項２に記載の半導体
素子の製造方法において、 前記絶縁膜を酸化膜とすることを特徴とする半導体素子
の製造方法。 - 【請求項４】 請求項１または請求項２に記載の半導体
素子の製造方法において、 前記絶縁膜を窒化膜とすることを特徴とする半導体素子
の製造方法。 - 【請求項５】 請求項１〜４のうちのいずれか一項に記
載の半導体素子の製造方法において、 前記重金属の除去には、ＨＦを用いることを特徴とする
半導体素子の製造方法。 - 【請求項６】 請求項１〜５のうちのいずれか一項に記
載の半導体素子の製造方法において、 前記重金属を除去した後、引き続き前記絶縁膜を除去す
ることを特徴とする半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360989A JP2002164350A (ja) | 2000-11-28 | 2000-11-28 | 半導体素子の製造方法 |
| US09/945,756 US6399494B1 (en) | 2000-11-28 | 2001-09-05 | Method of making a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360989A JP2002164350A (ja) | 2000-11-28 | 2000-11-28 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002164350A true JP2002164350A (ja) | 2002-06-07 |
Family
ID=18832492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000360989A Pending JP2002164350A (ja) | 2000-11-28 | 2000-11-28 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6399494B1 (ja) |
| JP (1) | JP2002164350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004087691A (ja) * | 2002-08-26 | 2004-03-18 | Fujitsu Ltd | ゲート絶縁膜を除去する方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593221B1 (en) | 2002-08-13 | 2003-07-15 | Micron Technology, Inc. | Selective passivation of exposed silicon |
| US7105439B2 (en) * | 2003-06-26 | 2006-09-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cobalt/nickel bi-layer silicide process for very narrow line polysilicon gate technology |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3629326B2 (ja) * | 1996-02-20 | 2005-03-16 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| KR100259352B1 (ko) * | 1998-01-09 | 2000-08-01 | 김영환 | 반도체 소자의 다층막 건식각 방법 |
| US5989965A (en) * | 1998-02-13 | 1999-11-23 | Sharp Laboratories Of America, Inc. | Nitride overhang structures for the silicidation of transistor electrodes with shallow junction |
| JP3216807B2 (ja) * | 1998-10-02 | 2001-10-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6136705A (en) * | 1998-10-22 | 2000-10-24 | National Semiconductor Corporation | Self-aligned dual thickness cobalt silicide layer formation process |
| US6040606A (en) * | 1998-11-04 | 2000-03-21 | National Semiconductor Corporation | Integrated circuit structure with dual thickness cobalt silicide layers and method for its manufacture |
| US6207563B1 (en) * | 1999-02-05 | 2001-03-27 | Advanced Micro Devices, Inc. | Low-leakage CoSi2-processing by high temperature thermal processing |
-
2000
- 2000-11-28 JP JP2000360989A patent/JP2002164350A/ja active Pending
-
2001
- 2001-09-05 US US09/945,756 patent/US6399494B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004087691A (ja) * | 2002-08-26 | 2004-03-18 | Fujitsu Ltd | ゲート絶縁膜を除去する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6399494B1 (en) | 2002-06-04 |
| US20020064950A1 (en) | 2002-05-30 |
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