JP3619597B2 - 半導体装置の絶縁膜形成方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の絶縁膜形成方法に係り、特に配線間又は素子間にボイドを発生せず選択的に絶縁膜を形成することができる半導体装置の絶縁膜形成方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化に伴い配線構造は多層化され素子間の間隔が縮小されて縦横比の大きいパターンの平坦化工程において高度の技術が求められている。特に、ゲートライン、ビットライン及び金属ラインのような配線間又は素子間の分離領域にボイドを発生せず選択的に絶縁膜を形成することができる方法が求められている。
【０００３】
一般にＯ３ −ＴＥＯＳ ＵＳＧ（ｏｚｏｎｅ−ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜は下地膜の特性に応じて蒸着速度が変わる、所謂、下地依存性を有している。このような下地依存性は膜の蒸着の初期に最も大きく影響を受け、Ｏ３ −ＴＥＯＳ ＵＳＧ膜の累積の厚さが増えるほど下地依存性に対する効果は減る。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は配線間又は素子間にボイドを発生せず選択的に絶縁膜を形成することができる半導体装置の絶縁膜形成方法を提供するにある。
また、本発明の他の目的は配線間又は素子間にボイドを発生せず選択的にトレンチ素子を分離形成する半導体装置のトレンチ素子の分離形成方法を提供するにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するために本発明は、半導体基板上に第１物質層及び第２物質層を形成する段階と、前記第２物質層と第１物質層を食刻して前記基板の所定の部位を露出させる段階と、前記結果物の全面に下地依存性を有する絶縁膜を蒸着する段階と、前記絶縁膜を全面食刻する段階とを具備し、前記第１物質層を構成する物質として下地依存性を有する膜の蒸着速度を速める物質を使用し、前記第２物質層を構成する物質として前記半導体基板に比して下地依存性を有する膜の蒸着速度を低下させる物質を使用することを特徴とする半導体装置の絶縁膜形成方法を提供する。
【０００６】
前記絶縁膜を全面食刻する段階後、結果物の全面に下地依存性を有する絶縁膜を蒸着する段階と前記絶縁膜を全面食刻する段階を一回以上繰り返すことができる。
【０００７】
また、前記他の目的を達成するために本発明は、半導体装置のトレンチ素子の分離形成方法において、半導体基板上に第１物質層及び第２物質層を順次に形成する段階と、前記第２物質層及び第１物質層を食刻して素子分離領域の形成される前記半導体基板の部位を露出させる段階と、前記食刻された第２及び第１物質層の側面にスペーサを形成する段階と、前記スペーサをマスクとして用いて露出された前記半導体基板を所定の深さに食刻してトレンチを形成する段階と、前記トレンチの形成された結果物の全面に下地依存性を有する絶縁膜を蒸着する段階と、前記絶縁膜を全面食刻する段階と、前記第２及び第１物質層を取り除く段階とを具備することを特徴とする半導体装置のトレンチ素子の分離形成方法を提供する。
【０００８】
前記第２物質層及びスペーサを構成する物質として下地依存性を有する膜の蒸着速度を低下させる物質を使用し、望ましくは高温酸化物（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ； ＨＴＯ）、ＰＥ−酸化物（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｏｘｉｄｅ）、熱酸化物、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ） 及びＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）よりなる群から選択されたいずれか一つを使用する。
【０００９】
下地依存性を有する物質としてはＯ３ −ＴＥＯＳ ＵＳＧ又はＯ３ −ＨＭＤＳＵＳＧ（ｏｚｏｎｅ−ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ ＵＳＧ）を使用することが望ましい。前記窒化膜を取り除く段階前に、結果物の全面に下地依存性を有する絶縁膜を蒸着する段階と前記絶縁膜を全面食刻する段階を一回以上繰り返すことができる。
【００１０】
前記絶縁膜の全面食刻段階を化学機械ポリシング（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ；以下、ＣＭＰという）方法で施すことにより前記第１物質層まで食刻することができる。
前記絶縁膜を全面食刻する段階前に、前記絶縁膜の蒸着された結果物の全面を湿式雰囲気で酸化させる段階をさらに具備することが望ましい。
【００１１】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施例を詳細に説明する。
図１Ａ〜図３Ｇは本発明による半導体装置の絶縁膜の形成方法を説明するための断面図であって、本実施例ではトレンチ領域を分離形成する場合を説明する。図１Ａは第１物質層１２及び第２物質層１３を形成する段階を示す。熱酸化を施してシリコン基板１０上に約２４０Åの厚さのパッド酸化膜１１を形成した後、その上にシリコン窒化物を約１５００Åの厚さに蒸着して第１物質層１２を形成する。この際、前記パッド酸化膜１１はシリコン窒化物よりなる第１物質層１２によりシリコン基板１０の受けるストレスを緩和させる役割を果たす。第１物質層１２は、下地依存性を有する膜の蒸着速度を速める物質で形成されている。引き続き、前記第１物質層１２上に下地依存性を有する膜の蒸着速度を低下させる物質、例えば、高温酸化物を約１０００Åの厚さに蒸着して第２物質層１３を形成する。この際、前記第２物質層１３を構成する物質として高温酸化物、ＰＥ−酸化物、熱酸化物、ＰＳＧ又はＢＰＳＧよりなる群から選択されたいずれか一つを使用することもできる。
【００１２】
図１Ｂはスペーサ１４を形成する段階を示す。写真食刻段階で前記第２物質層１３、第１物質層１２及びパッド酸化膜１１を順次に食刻して素子分離領域の形成されるシリコン基板１０の部位を露出させる。引き続き、シリコン基板１０の全面に下地依存性を有する膜の蒸着速度を低下させる物質、例えば高温酸化物を約５００Å程度の厚さに蒸着してこれを異方性食刻することにより、前記食刻された第２及び第１物質層１３、１２とパッド酸化膜１１の側壁に高温酸化物よりなるスペーサ１４を形成する。スペーサ１４を形成する物質として、ＰＥ−酸化物、熱酸化物、ＰＳＧ又はＢＰＳＧよりなる群から選択されたいずれか一つを使用することもできる。
【００１３】
図１Ｃはトレンチｔを形成する段階を示す。前記スペーサ１４を食刻マスクとして用いて露出されたシリコン基板１０部位を所定の深さに食刻することにより、素子分離の行われる領域にトレンチｔを形成する。その結果、アクティブ領域では下地依存性を有する膜の蒸着速度を低下させる第２物質層１３が露出され、素子分離領域では下地依存性を有する膜の蒸着速度を速めるシリコン基板１０が露出される。
【００１４】
図２Ｄは第１絶縁膜１５ａを形成する段階を示す。前記トレンチｔの形成された結果物の全面に下地依存性を有する物質、例えば、Ｏ３ −ＴＥＯＳ ＵＳＧを約６０００Åの厚さ（露出されたウェーハに基づき）に蒸着して第１絶縁膜１５ａを形成する。その結果、アクティブ領域、即ち第２物質層１３の露出領域では前記第１絶縁膜１５ａが約３０００Åの厚さに形成され、シリコン基板１０の露出された素子分離領域では前記第１絶縁膜１５ａが約６０００Åの厚さに形成される。ここで、前記第１絶縁膜１５ａを構成する物質としてＯ３ −ＨＭＤＳ ＵＳＧを使用することもできる。
【００１５】
図２Ｅは第１絶縁膜１５ａを全面食刻する段階を示す。前記第１絶縁膜１５ａを乾式食刻方法で全面食刻（即ち、エッチバック）してアクティブ領域の第２物質層１３を露出させ、素子分離領域では前記第１絶縁膜１５ａを約３０００Åの厚さに残存させる。この際、Ｏ３ −ＴＥＯＳ ＵＳＧよりなる前記第１絶縁膜１５ａを乾式食刻すれば、食刻の途中で膜の表面が異なって下地依存性がなくなるので、前記食刻段階後、第１絶縁膜１５ａを２００：１のＨＦに１２０秒間浸して損傷された膜の表面を食刻することにより下地依存性を回復させうる。ここで、前記第１絶縁膜１５ａの全面食刻段階をＣＭＰ方法で施して前第１物質層１２まで食刻することもできる。
【００１６】
図３Ｆは第２絶縁膜１５ｂを形成する段階を示す。第１絶縁膜１５ａが全面食刻されて（点線で図示）アクティブ領域の第２物質層１３の露出された結果物の全面に下地依存性を有する物質、例えば、Ｏ３ −ＴＥＯＳ ＵＳＧを約６０００Åの厚さに蒸着して第２絶縁膜１５ｂを形成する。
図３Ｇは分離領域１５を形成する段階を示す。前記第２絶縁膜１５ｂの形成された結果物の全面に約８５０℃、窒素（Ｎ２ ）雰囲気で約３０分間熱処理を施した後、前記第２絶縁膜１５ｂを約４０００Åの深さに全面食刻する。この際、高温酸化物よりなる前記第２物質層１３が共に食刻される。次いで、アクティブ領域の露出された第１物質層１２を取り除くことにより、トランチの内部が第１及び第２絶縁膜で埋め立てられたトレンチ分離領域１５を形成する。ここで、前記第２絶縁膜１５ｂを全面食刻した後、トレンチの漏れ電流を取り除くために湿式雰囲気で酸化してトレンチ領域のシリコン基板の表面を所定の深さに酸化させる段階をさらに施すことができる。
【００１７】
前記工程を用いれば、素子間のスペース領域、すなわち、素子分離領域に厚い絶縁膜を形成することによりボイドが発生されないということが判る。
【００１８】
【発明の効果】
したがって、前述した本発明による半導体装置の絶縁膜の形成方法によれば、下地膜を選択的に露出させた後、下地依存性を有する絶縁膜を蒸着することにより配線間又は素子間のスペース領域には厚い絶縁膜を、配線又は素子の上部領域には薄い絶縁膜を選択的に形成しうる。かつ、本発明の絶縁膜の形成方法を用いて半導体装置のトレンチ素子の分離形成方法を遂行しうる。
【００１９】
また、配線間又は素子間のスペース領域の絶縁膜の厚さが充分でない場合、下地依存性を有する絶縁膜の蒸着及び全面食刻する段階を一回以上繰り返すことにより前記スペース領域に所望の厚さの絶縁膜を形成することができる。
本発明は前記の実施例に限定されず、多くの変形が本発明の技術的な思想内で当分野での通常の知識を持つ者により可能であることは明白である。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は本発明による半導体装置の絶縁膜の形成方法を説明するための断面図である。
【図２】（Ｄ）及び（Ｅ）は本発明による半導体装置の絶縁膜の形成方法を説明するための断面図である。
【図３】（Ｆ）及び（Ｇ）は本発明による半導体装置の絶縁膜の形成方法を説明するための断面図である。
【符号の説明】
１０ シリコン基板（半導体基板）
１１ パッド酸化膜
１２ 第１物質層
１３ 第２物質層
１４ 第３物質層
１５ａ 第１絶縁膜
１５ｂ 第２絶縁膜
１５ トレンチ分離領域

Claims (8)

  1. 半導体基板上に第１物質層及び第２物質層を形成する段階と、
    前記第２物質層と第１物質層を食刻して前記半導体基板の所定部位を露出させる段階と、
    前記段階で所定部位を露出させた前記半導体基板全面に下地依存性を有する絶縁膜を蒸着する段階と、
    前記絶縁膜を全面食刻する段階とを具備し、
    前記第１物質層を構成する物質として下地依存性を有する膜の蒸着速度を速める物質を使用し、前記第２物質層を構成する物質として前記半導体基板に比して下地依存性を有する膜の蒸着速度を低下させる物質を使用し、
    前記絶縁膜を全面食刻する段階後、前記半導体基板全面に下地依存性を有する絶縁膜を蒸着する段階と、前記絶縁膜を全面食刻する段階とを一回以上繰り返すことを特徴とする半導体装置の絶縁膜形成方法。
  2. 半導体基板上に第１物質層及び第２物質層を順次に形成する段階と、
    前記第２物質層及び第１物質層を食刻して素子分離領域の形成される前記半導体基板の部位を露出させる段階と、
    前記食刻された第２及び第１物質層の側面にスペーサを形成する段階と、
    前記スペーサをマスクとして用いて露出された前記半導体基板を所定の深さに食刻してトレンチを形成する段階と、
    前記トレンチの形成された前記半導体基板全面に下地依存性を有する絶縁膜を蒸着する段階と、
    前記絶縁膜を全面食刻する段階と、
    前記第２及び第１物質層を取り除く段階とを具備することを特徴とする半導体装置のトレンチ素子の分離形成方法。
  3. 前記第２物質層及びスペーサを構成する物質として下地依存性を有する膜の蒸着速度を低下させる物質を使用することを特徴とする請求項２記載の半導体装置のトレンチ素子の分離形成方法。
  4. 前記第２物質層及びスペーサを構成する物質として高温酸化物（ＨＴＯ）、ＰＥ−酸化物、熱酸化物、ＰＳＧ及びＢＰＳＧよりなる群から選択されたいずれか一つを使用することを特徴とする請求項３記載の半導体装置のトレンチ素子の分離形成方法。
  5. 前記絶縁膜を構成する物質としてＯ３−ＴＥＯＳ ＵＳＧ又はＯ３−ＨＭＤＳ ＵＳＧを使用することを特徴とする請求項２記載の半導体装置のトレンチ素子の分離形成方法。
  6. 前記第２及び第１物質層を取り除く段階前に、前記半導体基板の全面に下地依存性を有する絶縁膜を蒸着する段階と、前記絶縁膜を全面食刻する段階とを一回以上繰り返すことを特徴とする請求項２記載の半導体装置のトレンチ素子の分離形成方法。
  7. 前記絶縁膜を全面食刻する段階において、前記食刻段階を化学機械ポリシング方法で施すことにより前記第１物質層まで食刻することを特徴とする請求項２に記載の半導体装置のトレンチ素子の分離形成方法。
  8. 前記絶縁膜を全面食刻する段階前に、前記絶縁膜の蒸着された前記半導体基板の全面を湿式雰囲気で酸化させる段階をさらに具備することを特徴とする請求項２記載の半導体装置のトレンチ素子の分離形成方法。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796671A (en) * 1996-03-01 1998-08-18 Wahlstrom; Sven E. Dynamic random access memory
US6069055A (en) * 1996-07-12 2000-05-30 Matsushita Electric Industrial Co., Ltd. Fabricating method for semiconductor device
US6322634B1 (en) * 1997-01-27 2001-11-27 Micron Technology, Inc. Shallow trench isolation structure without corner exposure
JPH10223747A (ja) * 1997-02-06 1998-08-21 Nec Corp 半導体装置の製造方法
US6090683A (en) * 1997-06-16 2000-07-18 Micron Technology, Inc. Method of etching thermally grown oxide substantially selectively relative to deposited oxide
US6165853A (en) * 1997-06-16 2000-12-26 Micron Technology, Inc. Trench isolation method
KR100464388B1 (ko) * 1997-07-15 2005-02-28 삼성전자주식회사 반도체장치의트렌치소자분리형성방법
US5891787A (en) * 1997-09-04 1999-04-06 Advanced Micro Devices, Inc. Semiconductor fabrication employing implantation of excess atoms at the edges of a trench isolation structure
US5963818A (en) * 1997-09-17 1999-10-05 Motorola, Inc Combined trench isolation and inlaid process for integrated circuit formation
JPH11111710A (ja) * 1997-10-01 1999-04-23 Nec Corp 半導体装置およびその製造方法
TW434802B (en) * 1997-10-09 2001-05-16 United Microelectronics Corp Method of manufacturing shallow trench isolation
TW365049B (en) * 1997-10-18 1999-07-21 United Microelectronics Corp Manufacturing method for shallow trench isolation structure
US6001706A (en) * 1997-12-08 1999-12-14 Chartered Semiconductor Manufacturing, Ltd. Method for making improved shallow trench isolation for semiconductor integrated circuits
US6140691A (en) * 1997-12-19 2000-10-31 Advanced Micro Devices, Inc. Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate
US5882983A (en) * 1997-12-19 1999-03-16 Advanced Micro Devices, Inc. Trench isolation structure partially bound between a pair of low K dielectric structures
US6214696B1 (en) * 1998-04-22 2001-04-10 Texas Instruments - Acer Incorporated Method of fabricating deep-shallow trench isolation
US6096612A (en) * 1998-04-30 2000-08-01 Texas Instruments Incorporated Increased effective transistor width using double sidewall spacers
US6251749B1 (en) * 1998-09-15 2001-06-26 Texas Instruments Incorporated Shallow trench isolation formation with sidewall spacer
US6008108A (en) * 1998-12-07 1999-12-28 United Microelectronics Corp. Method of fabricating a shallow-trench isolation structure in an integrated circuit
TW400605B (en) * 1999-01-16 2000-08-01 United Microelectronics Corp The manufacturing method of the Shallow Trench Isolation (STI)
TW530372B (en) 1999-03-09 2003-05-01 Mosel Vitelic Inc Shallow trench isolation process
US6165871A (en) * 1999-07-16 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device
US6200881B1 (en) * 1999-07-23 2001-03-13 Worldwide Semiconductor Manufacturing Corp. Method of forming a shallow trench isolation
KR20010078576A (ko) * 2000-02-09 2001-08-21 박종섭 반도체소자의 격리영역 형성방법
US6593151B1 (en) * 2000-06-26 2003-07-15 Agere Systems, Inc. Method for regular detection of phosphorus striations in a multi-layered film stack
US6303467B1 (en) * 2000-07-28 2001-10-16 United Microelectronics Corp. Method for manufacturing trench isolation
US6413836B1 (en) * 2000-09-20 2002-07-02 Vanguard International Semiconductor Corporation Method of making isolation trench
JP4285899B2 (ja) * 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
US6380088B1 (en) 2001-01-19 2002-04-30 Chartered Semiconductor Manufacturing, Inc. Method to form a recessed source drain on a trench side wall with a replacement gate technique
US6566230B1 (en) * 2001-12-27 2003-05-20 Advanced Micro Devices, Inc. Shallow trench isolation spacer for weff improvement
US20040065937A1 (en) * 2002-10-07 2004-04-08 Chia-Shun Hsiao Floating gate memory structures and fabrication methods
KR100518587B1 (ko) * 2003-07-29 2005-10-04 삼성전자주식회사 얕은 트렌치 소자 분리 구조의 제조 방법 및 얕은 트렌치소자 분리 구조를 포함하는 미세 전자 소자
US20050136588A1 (en) * 2003-12-23 2005-06-23 Chris Speyer Method of forming isolation regions
KR100561522B1 (ko) * 2003-12-30 2006-03-16 동부아남반도체 주식회사 반도체 소자 분리막 형성 방법
KR100624327B1 (ko) * 2004-12-30 2006-09-19 동부일렉트로닉스 주식회사 반도체 소자의 ｓｔｉ 형성 방법
US20090194810A1 (en) * 2008-01-31 2009-08-06 Masahiro Kiyotoshi Semiconductor device using element isolation region of trench isolation structure and manufacturing method thereof
KR101813513B1 (ko) * 2011-11-30 2018-01-02 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124141A (ja) * 1982-12-28 1984-07-18 Toshiba Corp 半導体装置の製造方法
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion
US4666557A (en) * 1984-12-10 1987-05-19 Ncr Corporation Method for forming channel stops in vertical semiconductor surfaces
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
JPH0294630A (ja) * 1988-09-30 1990-04-05 Sharp Corp 微細エッチング法
IT1225636B (it) * 1988-12-15 1990-11-22 Sgs Thomson Microelectronics Metodo di scavo con profilo di fondo arrotondato per strutture di isolamento incassate nel silicio
US5008210A (en) * 1989-02-07 1991-04-16 Hewlett-Packard Company Process of making a bipolar transistor with a trench-isolated emitter
JPH0779127B2 (ja) * 1989-12-27 1995-08-23 株式会社半導体プロセス研究所 半導体装置の製造方法
US5498565A (en) * 1991-11-29 1996-03-12 Sony Corporation Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
KR940008372B1 (ko) * 1992-01-16 1994-09-12 삼성전자 주식회사 반도체 기판의 층간 절연막의 평탄화 방법
US5356722A (en) * 1992-06-10 1994-10-18 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
EP0582724A1 (de) * 1992-08-04 1994-02-16 Siemens Aktiengesellschaft Verfahren zur lokal und global planarisierenden CVD-Abscheidung von SiO2-Schichten auf strukturierten Siliziumsubstraten
US5308795A (en) * 1992-11-04 1994-05-03 Actel Corporation Above via metal-to-metal antifuse
KR960005553B1 (ko) * 1993-03-31 1996-04-26 현대전자산업주식회사 필드산화막 형성 방법
KR960005552B1 (ko) * 1993-03-31 1996-04-26 현대전자산업주식회사 반도체 소자의 분리막 형성 방법
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5406111A (en) * 1994-03-04 1995-04-11 Motorola Inc. Protection device for an intergrated circuit and method of formation
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US5643822A (en) * 1995-01-10 1997-07-01 International Business Machines Corporation Method for forming trench-isolated FET devices
US5536681A (en) * 1995-06-23 1996-07-16 Taiwan Semiconductor Manufacturing Company PE-OX/ozone-TEOS gap filling capability by selective N2 treatment on PE-OX
US5563104A (en) * 1995-06-23 1996-10-08 Taiwan Semiconductor Manufacturing Company Ltd. Reduction of pattern sensitivity in ozone-teos deposition via a two-step (low and high temperature) process
US5518959A (en) * 1995-08-24 1996-05-21 Taiwan Semiconductor Manufacturing Company Method for selectively depositing silicon oxide spacer layers
US5552344A (en) * 1995-11-16 1996-09-03 Taiwan Semiconductor Manufacturing Company Non-etchback self-aligned via size reduction method employing ozone assisted chemical vapor deposited silicon oxide
US5599740A (en) * 1995-11-16 1997-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Deposit-etch-deposit ozone/teos insulator layer method

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