JPH10289946A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10289946A JPH10289946A JP9095978A JP9597897A JPH10289946A JP H10289946 A JPH10289946 A JP H10289946A JP 9095978 A JP9095978 A JP 9095978A JP 9597897 A JP9597897 A JP 9597897A JP H10289946 A JPH10289946 A JP H10289946A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- silicon
- silicon oxide
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】この発明は、埋め込み素子分離構造の半導体装
置において高温加熱処理を行った時、埋め込み材の体積
収縮によりトレンチ側面に隙間が生じていた。 【解決手段】シリコン基板１０にトレンチ１５を形成
し、このトレンチ１５の内面に直接接触するようにＴＥ
ＯＳ酸化膜１６を埋め込み、この埋め込んだＴＥＯＳ酸
化膜１６の表面を平坦化し、この後、ＴＥＯＳ酸化膜１
６とトレンチ１５の内側面を形成するシリコン基板１０
との界面に、水素燃焼酸化法により、ＴＥＯＳ酸化膜１
６とシリコン基板１５とを密着させるシリコン酸化膜２
１を形成する。
置において高温加熱処理を行った時、埋め込み材の体積
収縮によりトレンチ側面に隙間が生じていた。 【解決手段】シリコン基板１０にトレンチ１５を形成
し、このトレンチ１５の内面に直接接触するようにＴＥ
ＯＳ酸化膜１６を埋め込み、この埋め込んだＴＥＯＳ酸
化膜１６の表面を平坦化し、この後、ＴＥＯＳ酸化膜１
６とトレンチ１５の内側面を形成するシリコン基板１０
との界面に、水素燃焼酸化法により、ＴＥＯＳ酸化膜１
６とシリコン基板１５とを密着させるシリコン酸化膜２
１を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば半導体装
置の製造方法に係わり、特に、半導体基板上に形成され
た溝内に絶縁膜が埋め込まれてなる埋め込み型の素子分
離領域の形成方法に関する。
置の製造方法に係わり、特に、半導体基板上に形成され
た溝内に絶縁膜が埋め込まれてなる埋め込み型の素子分
離領域の形成方法に関する。
【０００２】
【従来の技術】従来、素子間の分離方法としては、一般
に、ＬＯＣＯＳ法が使用されていた。このＬＯＣＯＳ法
は、半導体基板上の素子形成領域に例えばＳｉＮ膜を形
成して熱酸化し、素子分離領域のみに酸化膜を形成する
プロセスである。しかし、近年、半導体集積回路は素子
の微細化が急速に進んでおり、素子分離領域に形成され
る酸化膜の膜厚も薄くなっている。このように酸化膜が
薄くなると、素子領域と素子分離領域の相互間に位置す
る酸化膜に連続的にバーズビークと称する遷移領域が発
生し、これにより素子分離が困難となってきた。
に、ＬＯＣＯＳ法が使用されていた。このＬＯＣＯＳ法
は、半導体基板上の素子形成領域に例えばＳｉＮ膜を形
成して熱酸化し、素子分離領域のみに酸化膜を形成する
プロセスである。しかし、近年、半導体集積回路は素子
の微細化が急速に進んでおり、素子分離領域に形成され
る酸化膜の膜厚も薄くなっている。このように酸化膜が
薄くなると、素子領域と素子分離領域の相互間に位置す
る酸化膜に連続的にバーズビークと称する遷移領域が発
生し、これにより素子分離が困難となってきた。
【０００３】そこで、近時、この微細化された素子間を
電気的に分離する方法として、所謂トレンチ分離法（Sh
allow Trench Isolation）が使用されるようになってい
る。このトレンチ分離法は、半導体基板上の素子分離領
域にトレンチを形成し、このトレンチ内に酸化膜などの
絶縁膜を埋め込む方法であるため、原理的に分離用の酸
化膜の薄膜化といった問題が生じない。したがって、ト
レンチ分離法は、従来のＬＯＣＯＳ法で問題となってい
たバーズビークの発生を防止できる利点を有している。
電気的に分離する方法として、所謂トレンチ分離法（Sh
allow Trench Isolation）が使用されるようになってい
る。このトレンチ分離法は、半導体基板上の素子分離領
域にトレンチを形成し、このトレンチ内に酸化膜などの
絶縁膜を埋め込む方法であるため、原理的に分離用の酸
化膜の薄膜化といった問題が生じない。したがって、ト
レンチ分離法は、従来のＬＯＣＯＳ法で問題となってい
たバーズビークの発生を防止できる利点を有している。
【０００４】しかしながら、微細化に対して本質的に優
れているトレンチ分離法は、ＬＯＣＯＳ法では問題にな
りにくい、次のような問題を有している。例えば収縮率
の大きな埋め込み材を、トレンチ内に埋め込んだ場合、
その後の高温熱処理工程で埋め込み材が体積収縮するこ
とにより、トレンチ内の熱酸化膜がトレンチ内側面を構
成するシリコン基板側面から剥がれ、トレンチ内側面と
熱酸化膜の相互間に隙間が生じることがある。
れているトレンチ分離法は、ＬＯＣＯＳ法では問題にな
りにくい、次のような問題を有している。例えば収縮率
の大きな埋め込み材を、トレンチ内に埋め込んだ場合、
その後の高温熱処理工程で埋め込み材が体積収縮するこ
とにより、トレンチ内の熱酸化膜がトレンチ内側面を構
成するシリコン基板側面から剥がれ、トレンチ内側面と
熱酸化膜の相互間に隙間が生じることがある。
【０００５】図４（ａ）（ｂ）は、従来技術を用いた場
合の工程断面図である。図４（ａ）は、シリコン基板４
０に複数のトレンチ４１を形成し、このトレンチ４１の
底面と内側面に熱酸化膜４２を形成し、その後、トレン
チ４１内を含む基板４０の全面に埋め込み材としてのＴ
ＥＯＳ酸化膜４３を堆積し、次いで、このＴＥＯＳ酸化
膜４３を平坦化した状態を示している。
合の工程断面図である。図４（ａ）は、シリコン基板４
０に複数のトレンチ４１を形成し、このトレンチ４１の
底面と内側面に熱酸化膜４２を形成し、その後、トレン
チ４１内を含む基板４０の全面に埋め込み材としてのＴ
ＥＯＳ酸化膜４３を堆積し、次いで、このＴＥＯＳ酸化
膜４３を平坦化した状態を示している。
【０００６】その後、ＴＥＯＳ酸化膜４３は、例えば窒
素雰囲気で１１９０℃の高温熱処理が行われる。この高
温熱処理の目的は、その後の製造プロセスにおいて、埋
め込み酸化膜に対するウエット酸処理の耐性を向上さ
せ、酸化膜の膜減りを防止するとともに、シリコン基板
に結晶欠陥が発生する現象を抑制するためである。
素雰囲気で１１９０℃の高温熱処理が行われる。この高
温熱処理の目的は、その後の製造プロセスにおいて、埋
め込み酸化膜に対するウエット酸処理の耐性を向上さ
せ、酸化膜の膜減りを防止するとともに、シリコン基板
に結晶欠陥が発生する現象を抑制するためである。
【０００７】
【発明が解決しようとする課題】しかしながら、上記高
温熱処理を行った結果、ＴＥＯＳ酸化膜１６の体積が収
縮し、図４（ｂ）に示すように、熱酸化膜４２がトレン
チ４１の内側面から剥がれ、熱酸化膜４２とトレンチ４
１の内側面との間に隙間４４が発生した。
温熱処理を行った結果、ＴＥＯＳ酸化膜１６の体積が収
縮し、図４（ｂ）に示すように、熱酸化膜４２がトレン
チ４１の内側面から剥がれ、熱酸化膜４２とトレンチ４
１の内側面との間に隙間４４が発生した。
【０００８】このようにトレンチ側面に隙間が発生した
場合、その後の配線工程において、隙間４４に配線材が
入り込み、この僅かな隙間４４に入った配線材を除去す
ることは困難である。例えば図５に示すように配線５
１、５２の相互間に配線材５３が残った場合、この配線
材５３により、配線５１、５２がショートするという問
題が発生する。
場合、その後の配線工程において、隙間４４に配線材が
入り込み、この僅かな隙間４４に入った配線材を除去す
ることは困難である。例えば図５に示すように配線５
１、５２の相互間に配線材５３が残った場合、この配線
材５３により、配線５１、５２がショートするという問
題が発生する。
【０００９】また、上記隙間が発生した状態で作製した
トランジスタでは、隙間部分に接している領域のＰＮ接
合で接合リークが発生するなど、集積回路の動作不良を
招くという問題があった。
トランジスタでは、隙間部分に接している領域のＰＮ接
合で接合リークが発生するなど、集積回路の動作不良を
招くという問題があった。
【００１０】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、埋め込み
材の体積収縮による隙間の発生を防止し、配線材のショ
ートおよび接合リークを防止することが可能な半導体装
置の製造方法を提供することである。
されたものであり、その目的とするところは、埋め込み
材の体積収縮による隙間の発生を防止し、配線材のショ
ートおよび接合リークを防止することが可能な半導体装
置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板に素子領域を分離するための
溝を形成する上程と、この溝の表面に直接接触するよう
に第１の酸化膜を埋め込む工程と、この埋め込まれた第
１の酸化膜の表面を平坦化する工程と、前記半導体基板
を加熱し、前記溝の表面と前記第１の酸化膜との界面に
第２の酸化膜を形成する工程と、前記半導体基板を加熱
し、アニールする工程とを有している。
解決するため、半導体基板に素子領域を分離するための
溝を形成する上程と、この溝の表面に直接接触するよう
に第１の酸化膜を埋め込む工程と、この埋め込まれた第
１の酸化膜の表面を平坦化する工程と、前記半導体基板
を加熱し、前記溝の表面と前記第１の酸化膜との界面に
第２の酸化膜を形成する工程と、前記半導体基板を加熱
し、アニールする工程とを有している。
【００１２】前記第２の酸化膜は、酸素雰囲気を用いた
ドライ酸化法により、前記溝の側面に形成される。前記
第２の酸化膜は、水素燃焼酸化法により、前記溝の側面
及び底面に形成される。
ドライ酸化法により、前記溝の側面に形成される。前記
第２の酸化膜は、水素燃焼酸化法により、前記溝の側面
及び底面に形成される。
【００１３】前記水素燃焼酸化法による酸化工程は、１
０００℃以下である。前記第１の酸化膜は、有機系シリ
コン酸化膜である。前記素子領域上には、少なくとも２
個のトランジスタが形成され、これらトランジスタのゲ
ート配線は、前記素子領域に互いに平行に配置されてい
る。
０００℃以下である。前記第１の酸化膜は、有機系シリ
コン酸化膜である。前記素子領域上には、少なくとも２
個のトランジスタが形成され、これらトランジスタのゲ
ート配線は、前記素子領域に互いに平行に配置されてい
る。
【００１４】前記溝を形成する工程は、前記半導体基板
上に第１のシリコン酸化膜を形成する工程と、前記第１
の酸化膜上に多結晶シリコン膜を形成する工程と、前記
多結晶シリコン膜上に第２のシリコン酸化膜と、前記第
２のシリコン酸化膜上に前記素子領域に対応してレジス
トパターンを形成する工程と、前記レジストパターンを
マスクとして前記第２のシリコン酸化膜、多結晶シリコ
ン膜、第１のシリコン酸化膜をエッチングし、前記半導
体基板の表面を露出させる工程と、前記レジストパター
ンを除去する工程と、前記第２のシリコン酸化膜をマス
クとして前記半導体基板をエッチングする工程とを具備
している。
上に第１のシリコン酸化膜を形成する工程と、前記第１
の酸化膜上に多結晶シリコン膜を形成する工程と、前記
多結晶シリコン膜上に第２のシリコン酸化膜と、前記第
２のシリコン酸化膜上に前記素子領域に対応してレジス
トパターンを形成する工程と、前記レジストパターンを
マスクとして前記第２のシリコン酸化膜、多結晶シリコ
ン膜、第１のシリコン酸化膜をエッチングし、前記半導
体基板の表面を露出させる工程と、前記レジストパター
ンを除去する工程と、前記第２のシリコン酸化膜をマス
クとして前記半導体基板をエッチングする工程とを具備
している。
【００１５】前記第２のシリコン酸化膜は、ＣＶＤ法、
バイアススパッタ法、スピン・オン・グラスのうちの１
つによって形成される。この発明によれば、埋め込み素
子分離構造で従来問題であった、埋め込み酸化膜の体積
収縮により発生する溝側面の隙間を防止することができ
る。このため、その後の配線工程において、隙間に配線
材が入り、配線ショートを引き起こしたり、また、この
ような隙間が発生した状態で作製したトランジスタにお
いて、隙間部分に接している領域のＰＮ接合で接合リー
クが発生するなどの問題を解決できる。
バイアススパッタ法、スピン・オン・グラスのうちの１
つによって形成される。この発明によれば、埋め込み素
子分離構造で従来問題であった、埋め込み酸化膜の体積
収縮により発生する溝側面の隙間を防止することができ
る。このため、その後の配線工程において、隙間に配線
材が入り、配線ショートを引き起こしたり、また、この
ような隙間が発生した状態で作製したトランジスタにお
いて、隙間部分に接している領域のＰＮ接合で接合リー
クが発生するなどの問題を解決できる。
【００１６】すなわち、この発明の酸化工程の場合、酸
化剤が溝側面内に進入しやすく、溝側面を僅かに酸化す
る。このとき、埋め込み材がー度体積膨張するため、そ
の後、高温アニールを行い体積が収縮しても、隙間が発
生しないと考えられる。
化剤が溝側面内に進入しやすく、溝側面を僅かに酸化す
る。このとき、埋め込み材がー度体積膨張するため、そ
の後、高温アニールを行い体積が収縮しても、隙間が発
生しないと考えられる。
【００１７】また、シリコン表面に直接、埋め込み材を
埋め込む場合、従来のように溝の側面に熱酸化膜を形成
する場合に比べて、酸化剤が溝内に進入し易く、酸化膜
の形成を促進できる。
埋め込む場合、従来のように溝の側面に熱酸化膜を形成
する場合に比べて、酸化剤が溝内に進入し易く、酸化膜
の形成を促進できる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１（ａ）（ｂ）（ｃ）
及び図２（ａ）（ｂ）は、この発明の製造工程を示して
いる。
いて図面を参照して説明する。図１（ａ）（ｂ）（ｃ）
及び図２（ａ）（ｂ）は、この発明の製造工程を示して
いる。
【００１９】先ず、図１（ａ）に示すように、面方位
（１００）のシリコン基板１０の表面に、膜厚２０ｎｍ
のシリコン酸化膜１１を熱酸化法により全面に形成す
る。この後、シリコン酸化膜１１の上に、膜厚２００ｎ
ｍの多結晶シリコン膜１２を減圧ＣＶＤ法で堆積し、こ
の多結晶シリコン膜１２の上に膜厚２００ｎｍのＣＶＤ
シリコン酸化膜１３を堆積する。このシリコン酸化膜１
３は、ＣＶＤ法に限らず、例えばバイアススパッタ法、
又はスピン・オン・グラスによっても形成可能である。
前記シリコン酸化膜１３は、後述するシリコン薄をＲＩ
Ｅ（Reactive Ion Etching）法で形成する時のマスク材
となる。また多結晶シリコン膜１２は、後述する化学的
機械研磨（Chemical Mechanical Polishing ：ＣＭＰ）
を行う時のマスク材となる。次いで、前記ＣＶＤ酸化膜
１３の表面にフォトレジスト１４を塗布し、このフォト
レジスト１４を素子領域に対応してパターニングする。
この後、パターニングされたフォトレジスト１４をマス
クとして、フォトリソグラフィー法によりシリコン酸化
膜１３、多結晶シリコン膜１２およびシリコン酸化膜１
１を順次エッチングし、シリコン基板１０の表面を露出
させる。その後、フォトレジスト１４を酸素アッシャー
などにより除去する。
（１００）のシリコン基板１０の表面に、膜厚２０ｎｍ
のシリコン酸化膜１１を熱酸化法により全面に形成す
る。この後、シリコン酸化膜１１の上に、膜厚２００ｎ
ｍの多結晶シリコン膜１２を減圧ＣＶＤ法で堆積し、こ
の多結晶シリコン膜１２の上に膜厚２００ｎｍのＣＶＤ
シリコン酸化膜１３を堆積する。このシリコン酸化膜１
３は、ＣＶＤ法に限らず、例えばバイアススパッタ法、
又はスピン・オン・グラスによっても形成可能である。
前記シリコン酸化膜１３は、後述するシリコン薄をＲＩ
Ｅ（Reactive Ion Etching）法で形成する時のマスク材
となる。また多結晶シリコン膜１２は、後述する化学的
機械研磨（Chemical Mechanical Polishing ：ＣＭＰ）
を行う時のマスク材となる。次いで、前記ＣＶＤ酸化膜
１３の表面にフォトレジスト１４を塗布し、このフォト
レジスト１４を素子領域に対応してパターニングする。
この後、パターニングされたフォトレジスト１４をマス
クとして、フォトリソグラフィー法によりシリコン酸化
膜１３、多結晶シリコン膜１２およびシリコン酸化膜１
１を順次エッチングし、シリコン基板１０の表面を露出
させる。その後、フォトレジスト１４を酸素アッシャー
などにより除去する。
【００２０】次に、図１（ｂ）に示すように、ＣＶＤシ
リコン酸化膜１３をマスクとしてＲＩＥ法にてシリコン
基板１０内に深さ１．０μｍのトレンチ１５ａ，１５
ｂ，１５ｃを形成する。トレンチ１５ｂ，１５ｃの幅
は、トレンチ１５ａの幅より広く設定されている。シリ
コン基板１０のＲＩＥは、例えばＨＢｒとＮＦ3 の混合
ガスを用い、圧力１００ｍＴｏｒｒの条件で行えばよ
い。その後、ＣＶＤシリコン酸化膜１３をＮＨ4 Ｆの水
溶液により除去する。この時、同時に酸化膜１１も横方
向にエッチングされるため、横方向エッチング量を適宜
選択する必要がある。
リコン酸化膜１３をマスクとしてＲＩＥ法にてシリコン
基板１０内に深さ１．０μｍのトレンチ１５ａ，１５
ｂ，１５ｃを形成する。トレンチ１５ｂ，１５ｃの幅
は、トレンチ１５ａの幅より広く設定されている。シリ
コン基板１０のＲＩＥは、例えばＨＢｒとＮＦ3 の混合
ガスを用い、圧力１００ｍＴｏｒｒの条件で行えばよ
い。その後、ＣＶＤシリコン酸化膜１３をＮＨ4 Ｆの水
溶液により除去する。この時、同時に酸化膜１１も横方
向にエッチングされるため、横方向エッチング量を適宜
選択する必要がある。
【００２１】次に、図１（ｃ）に示すように、トレンチ
１５ａ，１５ｂ，１５ｃ内を含むシリコン基板１０の全
面に有機系シリコン酸化膜、例えばＴＥＯＳ（Tetraeth
ylorthosilicate ：Ｓi(ＯＣ2 Ｈ5 ）4 ）酸化膜１６を
約１．１μｍから１．５μｍ堆積する。ＴＥＯＳ酸化膜
の代わりにＥＣＲプラズマＣＶＤ酸化膜などを用いるこ
とも可能である。その後、広いトレンチ１５ｂ，１５ｃ
の領域に対応するＴＥＯＳ酸化膜１６上に、スパッタ法
により厚さ１００ｎｍのカーボン膜１７を形成する。こ
のカーボン膜１７は、後述するＣＭＰ時のストッパーと
なる。前記カーボン膜１７の代わりに多結晶シリコン膜
を適用することも可能である。
１５ａ，１５ｂ，１５ｃ内を含むシリコン基板１０の全
面に有機系シリコン酸化膜、例えばＴＥＯＳ（Tetraeth
ylorthosilicate ：Ｓi(ＯＣ2 Ｈ5 ）4 ）酸化膜１６を
約１．１μｍから１．５μｍ堆積する。ＴＥＯＳ酸化膜
の代わりにＥＣＲプラズマＣＶＤ酸化膜などを用いるこ
とも可能である。その後、広いトレンチ１５ｂ，１５ｃ
の領域に対応するＴＥＯＳ酸化膜１６上に、スパッタ法
により厚さ１００ｎｍのカーボン膜１７を形成する。こ
のカーボン膜１７は、後述するＣＭＰ時のストッパーと
なる。前記カーボン膜１７の代わりに多結晶シリコン膜
を適用することも可能である。
【００２２】次に、前記多結晶シリコン膜１２、カーボ
ン膜１７をスットパーとして、図２（ａ）に示すよう
に、ＣＭＰによりＴＥＯＳ酸化膜１６を平坦化する。こ
の結果、ＴＥＯＳ酸化膜１６の表面の高さは、多結晶シ
リコン膜１２及びカーボン膜１７の表面の高さと等しく
なる。ＣＭＰの研磨材としては、例えば酸化セリウム
（ＣｅＯ2 ）を用いればよい。なお、平坦化の方法とし
ては、レジストとＲＩＥを併用したエッチバック法を用
いてもよい。
ン膜１７をスットパーとして、図２（ａ）に示すよう
に、ＣＭＰによりＴＥＯＳ酸化膜１６を平坦化する。こ
の結果、ＴＥＯＳ酸化膜１６の表面の高さは、多結晶シ
リコン膜１２及びカーボン膜１７の表面の高さと等しく
なる。ＣＭＰの研磨材としては、例えば酸化セリウム
（ＣｅＯ2 ）を用いればよい。なお、平坦化の方法とし
ては、レジストとＲＩＥを併用したエッチバック法を用
いてもよい。
【００２３】次に、図２（ｂ）に示すように、ＣＭＰの
ストッパーとしての多結晶シリコン膜１２及びカーボン
膜１７を除去する。この多結晶シリコン膜１２の除去に
は、例えばＣＦ4 とＯ2 の混合ガスを用いた等方性プラ
ズマエッチングを用いればよく、又カーボン膜１７は、
酸素アッシャーなどで除去すればよい。
ストッパーとしての多結晶シリコン膜１２及びカーボン
膜１７を除去する。この多結晶シリコン膜１２の除去に
は、例えばＣＦ4 とＯ2 の混合ガスを用いた等方性プラ
ズマエッチングを用いればよく、又カーボン膜１７は、
酸素アッシャーなどで除去すればよい。
【００２４】この後、水素燃焼酸化（pyrogenic oxidat
ion ）法を用いて、例えば７５０℃の温度で、シリコン
基板を約１時間乃至２時間熱処理する。この条件は、通
常シリコン基板表面が露出していたと仮定した場合に、
シリコン酸化膜が約１０ｎｍの厚さで形成される条件で
ある。既に酸化膜１６がトレンチ１５a ，１５ｂ，１５
ｃ内に埋め込まれている状態では、酸化膜が埋め込まれ
ていない場合に比べて酸化剤が侵入し難い。このため、
トレンチ１５a ，１５ｂ，１５ｃの側面に位置するシリ
コン基板とＴＥＯＳ酸化膜１６との相互間には膜厚約１
０ｎｍ未満のシリコン酸化膜２１が形成される。上記処
理時間は一例であり、シリコン基板表面が露出していた
と仮定した場合に、約１０ｎｍの膜厚のシリコン酸化膜
が形成される時間であればよい。前記水素燃焼酸化法の
場合、シリコン酸化膜（ＳｉＯ2）２１は、水素と反応
し、Ｈ2 Ｏを生成する。基板中のシリコンはこのＨ2 Ｏ
と反応するため、シリコンは高速に酸化される。次い
で、例えば温度１１９０℃の窒素雰囲気で約１時間、加
熱処理される。
ion ）法を用いて、例えば７５０℃の温度で、シリコン
基板を約１時間乃至２時間熱処理する。この条件は、通
常シリコン基板表面が露出していたと仮定した場合に、
シリコン酸化膜が約１０ｎｍの厚さで形成される条件で
ある。既に酸化膜１６がトレンチ１５a ，１５ｂ，１５
ｃ内に埋め込まれている状態では、酸化膜が埋め込まれ
ていない場合に比べて酸化剤が侵入し難い。このため、
トレンチ１５a ，１５ｂ，１５ｃの側面に位置するシリ
コン基板とＴＥＯＳ酸化膜１６との相互間には膜厚約１
０ｎｍ未満のシリコン酸化膜２１が形成される。上記処
理時間は一例であり、シリコン基板表面が露出していた
と仮定した場合に、約１０ｎｍの膜厚のシリコン酸化膜
が形成される時間であればよい。前記水素燃焼酸化法の
場合、シリコン酸化膜（ＳｉＯ2）２１は、水素と反応
し、Ｈ2 Ｏを生成する。基板中のシリコンはこのＨ2 Ｏ
と反応するため、シリコンは高速に酸化される。次い
で、例えば温度１１９０℃の窒素雰囲気で約１時間、加
熱処理される。
【００２５】次いで、シリコン酸化膜１１が除去された
後、図２（ｃ）に示すように、素子領域上にゲート酸化
膜２２、例えばトランジスタのゲート電極２３、２４が
順次形成される。さらに、素子領域内にソース、ドレイ
ン領域２５、２６、２７が形成され、ＭＯＳトランジス
タが形成される。
後、図２（ｃ）に示すように、素子領域上にゲート酸化
膜２２、例えばトランジスタのゲート電極２３、２４が
順次形成される。さらに、素子領域内にソース、ドレイ
ン領域２５、２６、２７が形成され、ＭＯＳトランジス
タが形成される。
【００２６】上記水素燃焼酸化法を用いることにより、
図２（ｂ）に点線２１で示すように、トレンチ１５の側
面及びトレンチ１５の底部まで酸化されることが分か
る。このトレンチ１５とＴＥＯＳ酸化膜１６の界面に形
成されたシリコン酸化膜２１はシリコン基板１０とＴＥ
ＯＳ酸化膜１６との接着剤として機能する。このため、
前記窒素雰囲気による加熱処理において、シリコン基板
１０とＴＥＯＳ酸化膜１６との界面に隙間が発生するこ
とを防止できる。
図２（ｂ）に点線２１で示すように、トレンチ１５の側
面及びトレンチ１５の底部まで酸化されることが分か
る。このトレンチ１５とＴＥＯＳ酸化膜１６の界面に形
成されたシリコン酸化膜２１はシリコン基板１０とＴＥ
ＯＳ酸化膜１６との接着剤として機能する。このため、
前記窒素雰囲気による加熱処理において、シリコン基板
１０とＴＥＯＳ酸化膜１６との界面に隙間が発生するこ
とを防止できる。
【００２７】また、水素燃焼酸化法を用いた場合、比較
的低温でシリコン酸化膜２１を形成することができる。
この際、シリコンを充分酸化できるため、エッチングに
よるダメージを回復でき、膜質を改善できる。
的低温でシリコン酸化膜２１を形成することができる。
この際、シリコンを充分酸化できるため、エッチングに
よるダメージを回復でき、膜質を改善できる。
【００２８】前記シリコン酸化膜２１の膜厚は上記した
数値に限定されるもではなく、シリコン表面が露出して
いると仮定した場合で、例えば６ｎｍ乃至１２ｎｍの範
囲の膜厚であれば、窒素雰囲気での熱処理後、トレンチ
１５の側面に位置するシリコン基板とＴＥＯＳ酸化膜１
６との相互間に隙間が発生することを防止できる。
数値に限定されるもではなく、シリコン表面が露出して
いると仮定した場合で、例えば６ｎｍ乃至１２ｎｍの範
囲の膜厚であれば、窒素雰囲気での熱処理後、トレンチ
１５の側面に位置するシリコン基板とＴＥＯＳ酸化膜１
６との相互間に隙間が発生することを防止できる。
【００２９】なお、図２（ｂ）に示す工程において、シ
リコン基板を酸化する工程は、水素燃焼酸化法に限定さ
れるものではなく、例えばドライ酸化法を用いることも
可能である。この場合、例えば８５０℃の酸素雰囲気で
略１時間乃至２時間処理され、図３に示すように、シリ
コン表面が露出していると仮定した場合で、約膜厚８ｎ
ｍのシリコン酸化膜３１が形成される。この処理時間は
例示であり、形成すべき膜厚に応じて設定すればよい。
このドライ酸化法を用いた場合、トレンチの底部まで酸
化は進まず、トレンチ側面の上部にシリコン酸化膜３１
が形成される。このシリコン酸化膜３１によってもＴＥ
ＯＳ酸化膜１６がトレンチの側面から剥がれることを防
止できる。
リコン基板を酸化する工程は、水素燃焼酸化法に限定さ
れるものではなく、例えばドライ酸化法を用いることも
可能である。この場合、例えば８５０℃の酸素雰囲気で
略１時間乃至２時間処理され、図３に示すように、シリ
コン表面が露出していると仮定した場合で、約膜厚８ｎ
ｍのシリコン酸化膜３１が形成される。この処理時間は
例示であり、形成すべき膜厚に応じて設定すればよい。
このドライ酸化法を用いた場合、トレンチの底部まで酸
化は進まず、トレンチ側面の上部にシリコン酸化膜３１
が形成される。このシリコン酸化膜３１によってもＴＥ
ＯＳ酸化膜１６がトレンチの側面から剥がれることを防
止できる。
【００３０】上記ドライ酸化法により生成したシリコン
酸化膜の膜厚も前記８ｎｍに限定されるものではなく、
シリコン表面が露出していると仮定した場合で、６ｎｍ
乃至１２ｎｍの範囲の膜厚であれば十分な剥離防止効果
を得ることができる。
酸化膜の膜厚も前記８ｎｍに限定されるものではなく、
シリコン表面が露出していると仮定した場合で、６ｎｍ
乃至１２ｎｍの範囲の膜厚であれば十分な剥離防止効果
を得ることができる。
【００３１】ところで、水素燃焼酸化法を用いた場合、
低品質のＴＥＯＳ酸化膜１６とシリコン基板１０の界面
に高品質のシリコン酸化膜２１を形成できるため、ＴＥ
ＯＳ酸化膜１６、シリコン基板１０及びシリコン酸化膜
２１の密着力が向上する。この理由は次のようであると
考えられる。
低品質のＴＥＯＳ酸化膜１６とシリコン基板１０の界面
に高品質のシリコン酸化膜２１を形成できるため、ＴＥ
ＯＳ酸化膜１６、シリコン基板１０及びシリコン酸化膜
２１の密着力が向上する。この理由は次のようであると
考えられる。
【００３２】水素燃焼酸化法における雰囲気は、Ｈ−Ｏ
−Ｈ構造であり、原子量が１８である。一方、ドライ酸
化法における雰囲気は、Ｏ2 であり、原子量が３２であ
る。原子量が小さい水素燃焼酸化法の雰囲気のほうが酸
化膜中に浸透しやすく、低膜質のＴＥＯＳ酸化膜１６内
に浸透したＨ2 Ｏは、トレンチ１５の側面を構成するシ
リコン基板１０と反応して、接着力が強いシリコン酸化
膜２１を形成する。
−Ｈ構造であり、原子量が１８である。一方、ドライ酸
化法における雰囲気は、Ｏ2 であり、原子量が３２であ
る。原子量が小さい水素燃焼酸化法の雰囲気のほうが酸
化膜中に浸透しやすく、低膜質のＴＥＯＳ酸化膜１６内
に浸透したＨ2 Ｏは、トレンチ１５の側面を構成するシ
リコン基板１０と反応して、接着力が強いシリコン酸化
膜２１を形成する。
【００３３】これに対して、ドライ酸化法における原子
量が大きいＯ2 の雰囲気は、酸化膜内への浸透性が低い
ため、トレンチ１５の側面は酸化されにくい。このた
め、ドライ酸化法の場合、水素燃焼酸化法に比べてトレ
ンチ１５の深い位置にシリコン酸化膜が形成されない。
また、ドライ酸化法によるＯ2 とＳｉから生じたＳｉＯ
2 より、水素燃焼酸化法によるＯ2 とＨ2 とから生じた
ＳｉＯ2 のほうが膜厚が厚いため、接着力が強い。
量が大きいＯ2 の雰囲気は、酸化膜内への浸透性が低い
ため、トレンチ１５の側面は酸化されにくい。このた
め、ドライ酸化法の場合、水素燃焼酸化法に比べてトレ
ンチ１５の深い位置にシリコン酸化膜が形成されない。
また、ドライ酸化法によるＯ2 とＳｉから生じたＳｉＯ
2 より、水素燃焼酸化法によるＯ2 とＨ2 とから生じた
ＳｉＯ2 のほうが膜厚が厚いため、接着力が強い。
【００３４】なお、一般に、シリコン酸化膜の膜厚は、
水素燃焼酸化法の場合、９００℃、１０時間で１０００
ｎｍであり、ドライ酸化の場合、１０００℃、１０時間
で２００ｎｍであることが知られている。このように、
水素燃焼酸化法の場合、ドライ酸化に比べて低温でも形
成される膜厚が厚い。したがって、酸化温度よりも雰囲
気のほうが、酸化速度に与える影響が大きいことが分か
る。
水素燃焼酸化法の場合、９００℃、１０時間で１０００
ｎｍであり、ドライ酸化の場合、１０００℃、１０時間
で２００ｎｍであることが知られている。このように、
水素燃焼酸化法の場合、ドライ酸化に比べて低温でも形
成される膜厚が厚い。したがって、酸化温度よりも雰囲
気のほうが、酸化速度に与える影響が大きいことが分か
る。
【００３５】なお、水素燃焼酸化法における温度条件
は、上記実施の形態に限定されるものではなく、略１０
００℃以下の温度であればよい。上記実施の形態によれ
ば、図４（ｂ）に示す従来例のようなトレンチ側面の隙
間は発生せず、良好な埋め込み形状が得られる。また、
この発明を用いて集積回路を作製し評価したところ、配
線のショートは発生せず、良好な接合リーク特性が得ら
れた。この発明は、上記実施の形態に限定されるもので
はなく、発明の要旨を変えない範囲において、種々変形
可能なことは勿論である。
は、上記実施の形態に限定されるものではなく、略１０
００℃以下の温度であればよい。上記実施の形態によれ
ば、図４（ｂ）に示す従来例のようなトレンチ側面の隙
間は発生せず、良好な埋め込み形状が得られる。また、
この発明を用いて集積回路を作製し評価したところ、配
線のショートは発生せず、良好な接合リーク特性が得ら
れた。この発明は、上記実施の形態に限定されるもので
はなく、発明の要旨を変えない範囲において、種々変形
可能なことは勿論である。
【００３６】
【発明の効果】以上詳述したようにこの発明によれば、
埋め込み素子分離構造において、埋め込み酸化膜の体積
収縮により発生するトレンチ側面と埋め込み酸化膜間の
隙間を防止できる。したがって、その後の配線工程にお
いて、配線のショートを引き起こしたり、隙間部分に接
している領域のＰＮ接合で接合リークが発生するを防止
できる。
埋め込み素子分離構造において、埋め込み酸化膜の体積
収縮により発生するトレンチ側面と埋め込み酸化膜間の
隙間を防止できる。したがって、その後の配線工程にお
いて、配線のショートを引き起こしたり、隙間部分に接
している領域のＰＮ接合で接合リークが発生するを防止
できる。
【図１】図１（ａ）乃至図１（ｃ）は、この発明の実施
の形態に関わる製造工程を示す断面図。
の形態に関わる製造工程を示す断面図。
【図２】図２（ａ）乃至図２（ｃ）は、図１（ｃ）に続
く製造工程を示す断面図。
く製造工程を示す断面図。
【図３】この発明の変形例を示す断面図。
【図４】従来の製造工程を示す断面図。
【図５】従来の課題を説明するために示す平面図。
１０…シリコン基板、 １１…熱酸化膜、 １２…多結晶シリコン膜、 １３…酸化膜、 １４…フォトレジスト、 １５…トレンチ、 １６…ＴＥＯＳ酸化膜（埋め込み酸化膜）、 １７…力ーボン膜、 ２１、３１…シリコン酸化膜、 ２３、２４…ゲート電極、 ４４…隙間。
Claims (8)
- 【請求項１】半導体基板に素子領域を分離するための溝
を形成する工程と、 この溝の表面に直接接触するように第１の酸化膜を埋め
込む工程と、 この埋め込まれた第１の酸化膜の表面を平坦化する工程
と、 前記半導体基板を加熱し、前記溝の表面と前記第１の酸
化膜との界面に第２の酸化膜を形成する工程と、 前記半導体基板を加熱し、アニールする工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】前記第２の酸化膜は、酸素雰囲気を用いた
ドライ酸化法により、前記溝の側面に形成されることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第２の酸化膜は、水素燃焼酸化法によ
り、前記溝の側面及び底面に形成されることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】前記水素燃焼酸化法による酸化工程は、１
０００℃以下であることを特徴とする請求項３記載の半
導体装置の製造方法。 - 【請求項５】前記第１の酸化膜は、有機系シリコン酸化
膜であることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項６】前記素子領域上には、少なくとも２個のト
ランジスタが形成され、これらトランジスタのゲート配
線は、前記素子領域に互いに平行に配置されていること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】前記溝を形成する工程は、 前記半導体基板上に第１のシリコン酸化膜を形成する工
程と、 前記第１の酸化膜上に多結晶シリコン膜を形成する工程
と、 前記多結晶シリコン膜上に第２のシリコン酸化膜と、 前記第２のシリコン酸化膜上に前記素子領域に対応して
レジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記第２のシリコ
ン酸化膜、多結晶シリコン膜、第１のシリコン酸化膜を
エッチングし、前記半導体基板の表面を露出させる工程
と、 前記レジストパターンを除去する工程と、 前記第２のシリコン酸化膜をマスクとして前記半導体基
板をエッチングする工程とを具備することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項８】前記第２のシリコン酸化膜は、ＣＶＤ法、
バイアススパッタ法、スピン・オン・グラスのうちの１
つによって形成されることを特徴とする請求項７記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095978A JPH10289946A (ja) | 1997-04-14 | 1997-04-14 | 半導体装置の製造方法 |
| US09/058,129 US6066543A (en) | 1997-04-14 | 1998-04-10 | Method of manufacturing a gap filling for shallow trench isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095978A JPH10289946A (ja) | 1997-04-14 | 1997-04-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289946A true JPH10289946A (ja) | 1998-10-27 |
Family
ID=14152265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9095978A Pending JPH10289946A (ja) | 1997-04-14 | 1997-04-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6066543A (ja) |
| JP (1) | JPH10289946A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233612A (ja) * | 1997-12-01 | 1999-08-27 | Samsung Electronics Co Ltd | 半導体装置のトレンチ隔離形成方法 |
| EP1181718A1 (en) * | 1999-04-02 | 2002-02-27 | Silicon Valley Group, Thermal Systems LLC | Improved trench isolation process to deposit a trench fill oxide prior to sidewall liner oxidation growth |
| JP2005093680A (ja) * | 2003-09-17 | 2005-04-07 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2013507003A (ja) * | 2009-10-05 | 2013-02-28 | アプライド マテリアルズ インコーポレイテッド | 平坦化後の高密度化 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239002B1 (en) * | 1998-10-19 | 2001-05-29 | Taiwan Semiconductor Manufacturing Company | Thermal oxidizing method for forming with attenuated surface sensitivity ozone-teos silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer |
| KR100280516B1 (ko) * | 1998-11-04 | 2001-03-02 | 김영환 | 반도체 소자의 분리 구조 제조방법 및 반도체 소자 제조방법 |
| US6204147B1 (en) * | 1999-03-16 | 2001-03-20 | United Silicon Incorporated | Method of manufacturing shallow trench isolation |
| US6420240B1 (en) * | 2000-06-01 | 2002-07-16 | Advanced Micro Devices, Inc. | Method for reducing the step height of shallow trench isolation structures |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2946920B2 (ja) * | 1992-03-09 | 1999-09-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5648282A (en) * | 1992-06-26 | 1997-07-15 | Matsushita Electronics Corporation | Autodoping prevention and oxide layer formation apparatus |
| JPH0786393A (ja) * | 1993-09-17 | 1995-03-31 | Toshiba Corp | 半導体素子の素子分離方法 |
| JPH07326663A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | ウエハの誘電体分離方法 |
| US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
| US5763309A (en) * | 1996-06-24 | 1998-06-09 | Macronix International Co., Ltd. | Self-aligned isolation and planarization process for memory array |
| US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
| US5786262A (en) * | 1997-04-09 | 1998-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-planarized gapfilling for shallow trench isolation |
-
1997
- 1997-04-14 JP JP9095978A patent/JPH10289946A/ja active Pending
-
1998
- 1998-04-10 US US09/058,129 patent/US6066543A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233612A (ja) * | 1997-12-01 | 1999-08-27 | Samsung Electronics Co Ltd | 半導体装置のトレンチ隔離形成方法 |
| EP1181718A1 (en) * | 1999-04-02 | 2002-02-27 | Silicon Valley Group, Thermal Systems LLC | Improved trench isolation process to deposit a trench fill oxide prior to sidewall liner oxidation growth |
| EP1181718A4 (en) * | 1999-04-02 | 2005-03-30 | Silicon Valley Group Thermal | IMPROVED TRENCH ISOLATION METHOD FOR DEPOSITING TRENCH FILL OXIDE BEFORE GROWTH BY OXIDATION OF LATERAL WALL COATING |
| JP2005093680A (ja) * | 2003-09-17 | 2005-04-07 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4746262B2 (ja) * | 2003-09-17 | 2011-08-10 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP2013507003A (ja) * | 2009-10-05 | 2013-02-28 | アプライド マテリアルズ インコーポレイテッド | 平坦化後の高密度化 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6066543A (en) | 2000-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5858858A (en) | Annealing methods for forming isolation trenches | |
| JP2005166700A (ja) | 半導体装置及びその製造方法 | |
| JPH11233612A (ja) | 半導体装置のトレンチ隔離形成方法 | |
| US20020127818A1 (en) | Recess-free trench isolation structure and method of forming the same | |
| KR100273615B1 (ko) | 반도체장치및그제조방법 | |
| JPH0748491B2 (ja) | 集積回路半導体デバイスの製造方法 | |
| JPH10289946A (ja) | 半導体装置の製造方法 | |
| US6271147B1 (en) | Methods of forming trench isolation regions using spin-on material | |
| JP3127893B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH0817813A (ja) | 半導体装置の製造方法 | |
| US5858860A (en) | Methods of fabricating field isolated semiconductor devices including step reducing regions | |
| KR19990025534A (ko) | 트렌치 소자분리 영역 형성방법 | |
| JP2000100927A (ja) | トレンチ素子分離領域を有する半導体素子の製造方法 | |
| KR100937661B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| JPH07111288A (ja) | 素子分離の形成方法 | |
| JPH10308448A (ja) | 半導体デバイスの隔離膜及びその形成方法 | |
| JP3053009B2 (ja) | 半導体装置の製造方法 | |
| KR100237749B1 (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| US6255191B1 (en) | Method of fabricating an isolation structure in an integrated circuit | |
| JP2002100670A (ja) | 半導体装置及びその製造方法 | |
| JPH1197522A (ja) | 誘電体分離基板およびその製造方法 | |
| JPH10107138A (ja) | 半導体装置の製造方法 | |
| KR960005554B1 (ko) | 반도체 소자의 분리막 형성방법 | |
| KR100525916B1 (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| JPH07106413A (ja) | 溝分離半導体装置及びその製造方法 |