JP2000100927A - トレンチ素子分離領域を有する半導体素子の製造方法 - Google Patents

トレンチ素子分離領域を有する半導体素子の製造方法

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JP2000100927A JP11263683A JP26368399A JP2000100927A JP 2000100927 A JP2000100927 A JP 2000100927A JP 11263683 A JP11263683 A JP 11263683A JP 26368399 A JP26368399 A JP 26368399A JP 2000100927 A JP2000100927 A JP 2000100927A
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Abstract

(57)【要約】 【課題】 トレンチ素子分離領域のエッジ領域に溝が形
成されない半導体素子の製造方法を提供する。 【解決手段】 半導体基板上１００に活性領域及びトレ
ンチ素子分離領域を備え、トレンチ素子分離領域は熱酸
化膜の側壁絶縁膜１２０、高温酸化膜の露出防止膜１２
２及び低温酸化膜の絶縁物埋込層１３０からなる。従っ
て、膜の結合構造が緻密な露出防止膜１２２を側壁絶縁
膜１２０と絶縁物埋込層１３０との間に形成することに
より、ゲート電極１６２が形成される活性領域とトレン
チ素子分離領域との間に半導体基板１００の表面を露出
する溝が形成されないようにする。その結果、ゲート電
極１６２にしきい電圧以下の電圧が印加された時ゲート
電極１６２下にチャンネルが形成されて電流が流れるこ
とが防止できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、詳細にはトレンチ素子分離領域を有する半導
体素子の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路における素子間の分離の
ため窒化膜をマスクとして半導体基板を酸化する局部酸
化工程を用いる。局部酸化工程により形成される素子分
離膜は熱酸化膜なので膜の構造が緻密であるが集積度が
低い。最近半導体集積回路が高集積化されることによ
り、局部酸化工程により形成される素子分離膜を有する
素子の集積度の限界を克服するためにトレンチを用いた
素子分離技術が使用されている。以下、従来のトレンチ
素子分離領域を有する半導体素子を説明する。
【０００３】図１は活性領域パターン１０２及びゲート
電極パターン１６２を示したレイアウトである。図２は
図１のＡ-Ａ'線断面図である。図２を参照すれば、半導
体基板１００上にトレンチ素子分離領域と活性領域が形
成されている。活性領域にはソース及びドレーン１５
０、ゲート絶縁膜１６０、ゲート電極１６２及びゲート
スペ−サ１６４が形成されている。又、トレンチ素子分
離領域には側壁絶縁膜１２０及び絶縁物埋込層１３０が
形成されている。
【０００４】図３は図１のＢ-Ｂ'線断面図である。図３
を参照すれば、トレンチの側壁及び下部面上に側壁絶縁
膜１２０が形成されており、側壁絶縁膜１２０に覆われ
たトレンチを埋込む絶縁物埋込層１３０が形成されてい
る。且つ、活性領域の上部にゲート電極１６２が形成さ
れている。このような半導体素子の製造工程を大略説明
すれば、先ず半導体基板１００上に緩衝膜(図示せず)及
び感光膜(図示せず)を形成した後パターニングする。パ
ターニングされた緩衝膜及び感光膜をマスクとして非活
性領域を蝕刻してトレンチを形成する。その後、トレン
チの側壁及び下部面に側壁絶縁膜１２０及び絶縁物埋込
層１３０を形成する。次に、緩衝膜を除去するために湿
式蝕刻工程を進行する。この際、緩衝膜は半導体基板を
熱酸化して形成するので、膜の結合構造が緻密である。
しかし、トレンチを埋め込む絶縁物埋込層１３０は低温
で化学気相蒸着して形成される酸化膜である。従って、
絶縁物埋込層１３０は緩衝膜に比して膜の結合構造が緻
密にならない。その結果、緩衝膜を除去するために湿式
蝕刻する時、絶縁物埋込層１３０は緩衝膜より２〜５倍
程度さらに触刻される。又、活性領域に隣接した絶縁物
埋込層１３０のエッジ領域は側面と上部面で同時に触刻
されるので絶縁物埋込層１３０の中央領域よりさらに多
く触刻される。従って、図３のＣ領域のように、絶縁物
埋込層１３０のエッジ領域は活性領域の表面より深く蝕
刻され、望まない溝が形成される。図４は図３のＣ領域
を拡大した断面図である。ゲート電極１６２が活性領域
の上部及び溝が形成された活性領域の側壁に形成されて
いる。
【０００５】素子の動作を説明すれば、元々ゲート電極
１６２にしきい電圧以上の電源が印加されると、ゲート
絶縁膜１６０下の活性領域にチャンネルが形成され、そ
の結果ソースからドレーンへ電流が流れる。しかし、図
４に示されたように、絶縁物埋込層１３０のエッジ領域
に望まない溝が形成されると、ゲート電極１６２が活性
領域の上部面だけでなく活性領域の側壁にも形成され
る。その結果、ゲート電極１６２に電圧を印加すれば、
活性領域の中央領域はゲート電極１６２から活性領域の
上部面への垂直電界ｘのみが形成される。しかし、活性
領域のエッジ領域はゲート電極１６２で活性領域の上部
面への垂直電界ｙだけでなくゲート電極１６２から活性
領域の側壁への側壁電界ｚも形成される。従って、ゲー
ト電極１６２にしきい電圧より低い電圧が印加されて
も、活性領域のエッジ領域は中央領域よりさらに多くの
電界が形成される。その結果、ゲート電極１６２にしき
い電圧以下の電圧が印加されても、活性領域のエッジ領
域にチャンネルが形成されてソースからドレーンへ電流
が流れる問題点がある。
【０００６】
【発明が解決しようとする課題】しきい電圧以下の電圧
で素子が通じる問題点を解決するために絶縁物埋込層１
３０のエッジ領域に形成される溝をなくすことが必要で
ある。これを具現するために従来の技術は湿式蝕刻時間
を最小化した。しかし、この場合には湿式蝕刻の蝕刻液
の濃度を常に一定に保つことが難しいので同一の結果物
を得にくい問題点がある。
【０００７】本発明の目的は絶縁物埋込層のエッジ領域
に溝が形成されないトレンチ素子分離領域を有する半導
体素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明によるトレンチ素子分離領域を有する半導体素
子の製造方法は、半導体基板上に単位素子が形成されて
いる活性領域と、前記活性領域と活性領域との間に形成
されているトレンチ素子分離領域とを備える半導体素子
を改良する発明である。
【０００９】前記目的を達成するための本発明の半導体
素子の製造方法は、先ず、半導体基板上の一定領域を触
刻してトレンチを形成した後、トレンチの側壁及び下部
面に側壁絶縁膜を形成する。その後、側壁絶縁膜上に露
出防止膜を形成し、側壁絶縁膜及び露出防止膜が形成さ
れたトレンチ内に絶縁物を蒸着して絶縁物埋込層を形成
する。
【００１０】この際、側壁絶縁膜は熱酸化膜であり、２
００〜５００Åの厚さを有することが望ましい。且つ、
露出防止膜は８００℃以上の高温化学気相蒸着により形
成された高温酸化膜であり、５００〜２０００Åの厚さ
を有することが望ましい。又、絶縁物埋込層は４００℃
以下の低温化学気相蒸着により形成された低温酸化膜で
あることが望ましい。
【００１１】又、側壁絶縁膜を形成する段階は熱酸化工
程を用いて形成するのが望ましい。且つ、露出防止膜を
形成する段階はシリコン酸化膜を８００℃以上の高温で
化学気相蒸着して形成するのが望ましい。又、露出防止
膜を形成する段階は、側壁絶縁膜が形成された半導体基
板の全面に多結晶シリコンを蒸着する段階と蒸着された
多結晶シリコンを熱酸化する段階とを含む。且つ、絶縁
物埋込層を形成する段階はシリコン酸化膜を４００℃以
下の低温で化学気相蒸着して形成するのが望ましい。
又、絶縁物埋込層を形成する段階以後、半導体基板を９
００〜１１００℃の温度で熱処理する段階をさらに含む
ことが望ましい。
【００１２】本発明の製造方法による半導体素子は膜の
結合構造が緻密な露出防止膜を側壁絶縁膜と絶縁物埋込
層との間に形成することにより、ゲート電極が形成され
る活性領域とトレンチ素子分離領域との間に半導体基板
の表面を露出する溝が形成されない。その結果、ゲート
電極のエッジ領域で垂直電界のみが形成されるので、ゲ
ート電極にしきい電圧以下の電圧が印加された時ゲート
電極下にチャンネルが形成されて素子が通じることが防
止できる。
【００１３】
【発明の実施の形態】以下、添付された図面を参照して
本発明による望ましい実施例を詳細に説明する。しか
し、本発明はこれらの実施例に限らず、ただ本実施例は
本発明の開示を完全にし、通常の知識を持つ者に発明の
範疇を完全に知らせるために提供されることであって、
本発明の技術思想及び範囲内で当分野の通常の知識を持
つ者により各種変形及び改良が可能なのは明白である。
且つ、図面で層や領域の厚さは説明を明確にするために
誇張されている。図面で同一の参照符号は同一の構成要
素を示す。又、ある層が他の層又は基板の「上部」にあ
ると記載された場合、ある層が他の層又は基板の上部に
直接接触しながら存することもあり、その間に他の第３
の層が介在することもある。
【００１４】（トレンチ素子分離領域を有する半導体素
子の第１実施例）図５を参照すれば、半導体基板１００
上に活性領域及びトレンチ素子分離領域が形成されてい
る。側壁絶縁膜１２０、露出防止膜１２２及び絶縁物埋
込層１３０がトレンチの側壁及び下部面上に順次に形成
されている。絶縁物埋込層１３０は側壁絶縁膜１２０及
び露出防止膜１２２上に形成されてトレンチの内部を埋
め込んでいる。この際、トレンチは３０００〜９０００
Åの深さであることが望ましい。又、ゲート絶縁膜１６
０及びゲート電極１６２が活性領域の上部に順次に形成
されている。そして、ゲートスペ−サ１６４がゲート電
極１６２の側壁に形成されている。
【００１５】側壁絶縁膜１２０は半導体基板を熱酸化し
て形成した熱酸化膜であり、その厚さは２００〜５００
Åであることが望ましい。側壁絶縁膜１２０はトレンチ
を形成するための乾式蝕刻工程により半導体基板１００
に加えられた損傷、例えば結晶欠陥等を除去するための
ものである。即ち、側壁絶縁膜１２０は蝕刻工程により
損傷された半導体基板１００の表面を熱酸化して形成さ
れるが、損傷した半導体基板１００の表面を成すシリコ
ンが熱酸化工程中に消耗して結晶欠陥が除去される。
又、側壁絶縁膜１２０は熱酸化膜なので膜の結合構造が
緻密である。
【００１６】露出防止膜１２２はシリコン酸化物を８０
０℃以上の高温で化学気相蒸着して形成された高温酸化
膜であるのが望ましい。露出防止膜１２２は高温酸化膜
なので膜の結合構造が緻密である。且つ、露出防止膜１
２２の厚さは５００〜２０００Åであるのが望ましく、
側壁絶縁膜１２０より厚いことが望ましい。従って、湿
式蝕刻工程において、露出防止膜１２２は膜の結合構造
が緻密でない絶縁物埋込層１３０より小さく触刻され
る。その結果、露出防止膜１２２の上部面は活性領域の
表面と絶縁物埋込層１３０の表面より突出されることも
できる。本発明によると、露出防止膜１２２を形成する
ことにより、従来の半導体素子で見られる絶縁物埋込層
１３０のエッジ領域に形成される溝が除去できる。
【００１７】絶縁物埋込層１３０はシリコン酸化物を４
００℃以下の低温で化学気相蒸着して形成された低温酸
化膜である。従って、絶縁物埋込層１３０の結合構造は
露出防止膜１２２の結合構造より緻密でない。しかし、
絶縁物埋込層１３０は低温で化学気相蒸着することによ
りトレンチの内部を完全に埋め込める。
【００１８】図６は湿式蝕刻工程において、露出防止膜
１２２の上部面が過度蝕刻されて絶縁物埋込層１３０の
表面及び活性領域の表面から突出しなかった半導体素子
を示した断面図である。しかし、厚い露出防止膜１２２
が絶縁物埋込層１３０と側壁絶縁膜１２０との間に形成
されているので、絶縁物埋込層１３０のエッジ領域に溝
が形成されない。
【００１９】本発明により形成された半導体素子のゲー
ト電極に電圧を印加すれば、ゲート電極の中央領域だけ
でなくエッジ領域までゲート電極から活性領域への垂直
電界のみが及ぶ。従って、従来の技術による半導体素子
の場合に反して、本発明による半導体素子はしきい電圧
以下の電圧が印加されると、素子が通じない。
【００２０】（トレンチ素子分離領域を有する半導体素
子の第２実施例）本発明の第２実施例は露出防止膜１２
２が側壁絶縁膜１２０上に蒸着された多結晶シリコンを
熱酸化して形成された熱酸化膜という点で前記第１実施
例と異なる。従って、露出防止膜１２２の結合構造が緻
密になり、第１実施例と同一な効果を得られる。
【００２１】（トレンチ素子分離領域を有する半導体素
子の製造方法の第１実施例）図７を参照すれば、半導体
基板１００上に緩衝膜１１０及びマスク用絶縁膜１１
２、例えばシリコン窒化膜を順次に蒸着する。この際、
緩衝膜１１０は熱酸化工程により形成されたシリコン酸
化膜であることが望ましい。その後、緩衝膜１１０及び
マスク用絶縁膜１１２をパターニングして活性領域を形
成しようとする領域を限定する。パターニングされた緩
衝膜１１０及びマスク用絶縁膜１１２をマスクとして半
導体基板の一定領域を乾式蝕刻してトレンチ１１４を形
成する。トレンチ１１４は３０００〜９０００Åの深さ
で形成するのが望ましく、素子分離領域として使用す
る。この際、緩衝膜１１０は熱酸化工程により形成する
ので、膜の結合構造が緻密である。又、緩衝膜１１０
は、マスク用絶縁膜１１２でシリコン窒化膜を半導体基
板１００上に直接形成する時シリコン窒化膜の応力によ
り半導体基板１００上に発生できる欠陥を防止し、シリ
コン窒化膜と半導体基板１００の接触性を向上させる。
【００２２】図８を参照すれば、トレンチ１１４が形成
された半導体基板１００を熱酸化してトレンチの側壁及
び下部面上に側壁絶縁膜１２０を形成する。この際、側
壁絶縁膜１２０は２００〜５００Åの厚さで形成するの
が望ましい。その後、露出防止膜１２２を側壁絶縁膜１
２０が形成された半導体基板１００の全面に形成する。
望ましくは、露出防止膜１２２は８００℃以上の高温で
化学気相蒸着して形成する。さらに望ましくは露出防止
膜１２２は高温酸化膜である。又、露出防止膜１２２は
緩衝膜１１０より２倍以上厚く、側壁絶縁膜１２０より
は１倍以上厚く形成するのが望ましい。従って、露出防
止膜１２２は５００〜２０００Åの厚さで形成するのが
望ましい。次に、４００℃以下の低温でシリコン酸化膜
を化学気相蒸着して絶縁物埋込層１３０を形成する。絶
縁物埋込層１３０は低温で化学気相蒸着されるので膜の
結合構造が緻密でないが、トレンチ１１４の内部を完全
に埋め込める。次に、絶縁物埋込層１３０が形成された
半導体基板１００を９００〜１１００℃の温度で熱処理
して、絶縁物埋込層１３０を成すシリコン酸化膜の結合
構造を緻密にすることが望ましい。次に、シリコン窒化
膜１１２の上部面を蝕刻阻止層として絶縁物埋込層１３
０が蒸着された表面を平坦化する。この際、平坦化工程
は化学機械的研磨方法によるのが望ましい。
【００２３】図９を参照すれば、燐酸溶液を用いてマス
ク用絶縁膜１１２を除去する。図１０を参照すれば、希
釈フッ酸を用いて緩衝膜１１０を除去する。緩衝膜１１
０を蝕刻すると同時に絶縁物埋込層１３０及び露出防止
膜１２２の上部が共に蝕刻される。この際、各膜の結合
構造に応じて触刻される程度が異なる。即ち、膜の結合
構造が緻密でない絶縁物埋込層１３０は膜の結合構造が
緻密な緩衝膜１１０より２〜５倍以上触刻される。しか
し、膜の結合構造が緻密な露出防止膜１２２は緩衝膜１
１０と同程度触刻される。その結果、露出防止膜１２２
の上部面は活性領域の表面及び絶縁物埋込層１３０の表
面より突出して、絶縁物埋込層１３０のエッジ領域に蝕
刻による溝が形成されない。もし、緩衝膜１１０を過度
触刻すれば露出防止膜１２２の上部面が突出しない。し
かし、露出防止膜１２２が絶縁物埋込層１３０及び側壁
絶縁膜１２０の間に一定した厚さで形成されるので絶縁
物埋込層１３０のエッジ領域に溝が形成されない。
【００２４】図１１を参照すれば、活性領域の一定領域
にゲート絶縁膜１６０及びゲート電極１６２を形成す
る。次に、ゲート電極１６２の側面にゲートスペ−サを
形成する。この際、活性領域のエッジ領域に溝が形成さ
れなかったので、従来に反してゲート電極１６２は活性
領域の上部にのみ形成されて活性領域の側壁には形成さ
れない。
【００２５】（トレンチ素子分離領域を有する半導体素
子の製造方法の第２実施例）本発明の第２実施例は、側
壁絶縁膜１２０が形成された半導体基板の全面に多結晶
シリコンを蒸着した後、蒸着された多結晶シリコンを熱
酸化して露出防止膜１２２を形成するという点で第１実
施例と異なる。後続工程は第１実施例と同一である。
【００２６】
【発明の効果】前述したように本発明の製造方法により
形成された半導体素子は、膜の結合構造が緻密な露出防
止膜を側壁絶縁膜と絶縁物埋込層との間に備えることに
より、ゲート電極が形成される活性領域とトレンチ素子
分離領域との間に半導体基板の表面を露出する溝が形成
されない。その結果、ゲート電極が活性領域の上部にの
み形成されて活性領域の側壁には形成されない。従っ
て、ゲート電極に電圧が印加されると、活性領域のエッ
ジ領域に垂直電界のみが形成されるので、しきい電圧以
下の電圧で活性領域のエッジ領域に所望でないチャンネ
ルが形成されて電流が流れることが防止できる。
【図面の簡単な説明】
【図１】従来の技術により形成された半導体素子の活性
領域及びゲート電極が示された平面図である。
【図２】図１のＡ-Ａ'線断面図である。
【図３】図１のＢ-Ｂ'線断面図である。
【図４】図６のＣ領域を拡大して示した断面図である。
【図５】本発明の第１実施例に係るトレンチ素子分離領
域を有する半導体素子を示した断面図である。
【図６】本発明の第１実施例に係るトレンチ素子分離領
域を有する半導体素子を示した断面図である。
【図７】本発明によるトレンチ素子分離領域を有する半
導体素子の製造方法を示した断面図である。
【図８】本発明によるトレンチ素子分離領域を有する半
導体素子の製造方法を示した断面図である。
【図９】本発明によるトレンチ素子分離領域を有する半
導体素子の製造方法を示した断面図である。
【図１０】本発明によるトレンチ素子分離領域を有する
半導体素子の製造方法を示した断面図である。
【図１１】本発明によるトレンチ素子分離領域を有する
半導体素子の製造方法を示した断面図である。
【符号の説明】
１００ 半導体基板 １０２ 活性領域パターン １１０ 緩衝膜 １１２ マスク用絶縁膜 １１４ トレンチ １２０ 側壁絶縁膜 １２２ 露出防止膜 １３０ 絶縁物埋込層 １５０ ソース及びドレーン １６０ ゲート絶縁膜 １６２ ゲート電極 １６４ ゲートスペ−サ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の一定領域を触刻してトレ
    ンチを形成する段階と、 前記トレンチの側壁及び下部面に側壁絶縁膜を形成して
    蝕刻により損傷した半導体基板の表面を復旧する段階
    と、 前記側壁絶縁膜上に露出防止膜を形成して後続工程の蝕
    刻により前記トレンチの側壁が露出することを防止する
    段階と、 前記側壁絶縁膜及び前記露出防止膜が形成されたトレン
    チ内に絶縁物を蒸着して絶縁物埋込層を形成する段階と
    を含むことにより、活性領域とトレンチ素子分離領域と
    の間に溝が形成されないようにすることを特徴とするト
    レンチ素子分離領域を有する半導体素子の製造方法。
  2. 【請求項２】 前記側壁絶縁膜を形成する段階は熱酸化
    工程を用いて形成することを特徴とする請求項１に記載
    のトレンチ素子分離領域を有する半導体素子の製造方
    法。
  3. 【請求項３】 前記側壁絶縁膜を２００〜５００Åの厚
    さで形成することを特徴とする請求項１に記載のトレン
    チ素子分離領域を有する半導体素子の製造方法。
  4. 【請求項４】 前記露出防止膜を形成する段階はシリコ
    ン酸化膜を化学気相蒸着して形成することを特徴とする
    請求項１に記載のトレンチ素子分離領域を有する半導体
    素子の製造方法。
  5. 【請求項５】 前記化学気相蒸着は８００℃以上の温度
    で進行することを特徴とする請求項４に記載のトレンチ
    素子分離領域を有する半導体素子の製造方法。
  6. 【請求項６】 前記露出防止膜を形成する段階は、前記
    側壁絶縁膜が形成された半導体基板の全面に多結晶シリ
    コンを蒸着する段階と、前記蒸着された多結晶シリコン
    を熱酸化する段階とを含むことを特徴とする請求項１に
    記載のトレンチ素子分離領域を有する半導体素子の製造
    方法。
  7. 【請求項７】 前記露出防止膜を５００〜２０００Åの
    厚さで形成することを特徴とする請求項１に記載のトレ
    ンチ素子分離領域を有する半導体素子の製造方法。
  8. 【請求項８】 前記絶縁物埋込層を形成する段階はシリ
    コン酸化膜を化学気相蒸着して形成することを特徴とす
    る請求項１に記載のトレンチ素子分離領域を有する半導
    体素子の製造方法。
  9. 【請求項９】 前記化学気相蒸着は４００℃以下の低温
    で進行することを特徴とする請求項８に記載のトレンチ
    素子分離領域を有する半導体素子の製造方法。
  10. 【請求項１０】 前記絶縁物埋込層を形成する段階以
    後、前記半導体基板を９００〜１１００℃の温度で熱処
    理する段階をさらに含むことを特徴とする請求項１に記
    載のトレンチ素子分離領域を有する半導体素子の製造方
    法。
  11. 【請求項１１】 前記半導体基板上の一定領域を触刻し
    てトレンチを形成する段階は、前記半導体基板上に緩衝
    膜及びマスク用絶縁膜を順次に蒸着した後パターニング
    する段階、及び前記パターニングされた緩衝膜と前記マ
    スク用絶縁膜とをマスクとして前記半導体基板を触刻し
    てトレンチを形成する段階からなり、前記絶縁物埋込層
    を形成する段階以後、化学機械的研磨方法により前記絶
    縁物埋込層を平坦化する段階、前記マスク用絶縁膜を除
    去する段階及び前記緩衝膜を除去する段階をさらに含む
    ことを特徴とする請求項１に記載のトレンチ素子分離領
    域を有する半導体素子の製造方法。
  12. 【請求項１２】 前記露出防止膜は前記緩衝膜より２倍
    以上厚く、前記露出防止膜は前記側壁絶縁膜より１倍以
    上厚いことを特徴とする請求項１１に記載のトレンチ素
    子分離領域を有する半導体素子の製造方法。
  13. 【請求項１３】 前記緩衝膜を除去する段階と同時に前
    記露出防止膜及び前記絶縁物埋込層の上部領域を触刻す
    ることを特徴とする請求項１１に記載のトレンチ素子分
    離領域を有する半導体素子の製造方法。
  14. 【請求項１４】 前記緩衝膜、露出防止膜及び絶縁物埋
    込層を触刻するとき、前記絶縁物埋込層は前記緩衝膜よ
    り多く触刻され、前記露出防止膜は前記絶縁物埋込層よ
    り小さく触刻されることを特徴とする請求項１３に記載
    のトレンチ素子分離領域を有する半導体素子の製造方
    法。
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