KR100418300B1 - 반도체소자의소자분리막형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 버즈빅의 생성을 방지하기 위하여 소자분리 영역 양측부의 실리콘 기판에 미세한 크기의 트렌치를 형성하므로써 버즈빅의 생성을 억제하며 표면의 평탄도를 향상시킬 수 있도록 한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.

Description

반도체 소자의 소자분리막 형성 방법
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 특히 버즈빅(Bird's Beak)의 생성을 억제하며 표면의 평탄도를 향상시킬 수 있도록 한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 소자와 소자 또는 주변 지역과 메모리 셀 지역을 전기적으로 분리시키기 위하여 소자분리 영역에 소자분리막을 형성한다. 이러한 소자분리막은 LOCOS(Local Oxidation of Silicon) 공정 또는 트렌치(Trench)를 이용한 방법 등과 같이 여러 가지의 방법에 의해 형성될 수 있는데, 그러면 LOCOS 공정을 이용한 종래 반도체 소자의 소자분리막 형성 방법을 도 1A 및 도 1B를 통해 설명하면 다음과 같다.
종래에는 도 1A에 도시된 바와 같이 실리콘 기판(1)상에 패드 산화막(2) 및 질화막(3)을 순차적으로 형성한 후 소자분리 영역의 상기 실리콘 기판(1)이 노출되도록 상기 질화막(3) 및 패드 산화막(2)을 순차적으로 패터닝한다. 그리고 패터닝된 상기 질화막(3)을 산화 방지층으로 이용한 산화 공정으로 노출된 부분의 상기 실리콘 기판(1)을 산화시켜 도 1B에 도시된 바와 같이 소자분리막(4)을 형성한다. 그런데 상기 LOCOS 공정을 이용하는 경우 산화 공정시 산화제의 측면확산에 의해 상기 소자 분리막(4) 양측부에 버즈빅(A 부분)이 생성되기 때문에 활성 영역의 크기가 감소되고, 이로 인해 소자의 고집적화가 어려운 단점이 있다. 또한 상기 표면의 평탄도가 불량해져 후속 공정의 진행에 어려움이 따른다.
따라서 본 발명은 소자분리 영역 양측부의 실리콘 기판에 미세한 크기의 트렌치를 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 패드산화막, 질화막 및 감광막을 순차적으로 형성한 후 소자분리 영역의 상기 질화막이 노출되도록 상기 감광막을 패터닝하는 제 1 단계와, 상기 제 1 단계로부터 노출된 부분의 상기 질화막 및 패드 산화막이 순차적으로 제거되는 동시에 상기 소자분리 영역 양측부의 상기 실리콘 기판에 트렌치가 형성되도록 식각 공정을 실시하는 제 2 단계와, 상기 제 2 단계로부터 상기 감광막을 제거하고 상기 질화막의 패터닝된 측벽에 질화막 스페이서를 형성한 후 산화 공정을 실시하여 상기 소자분리 영역에 소자분리막을 형성하는 제 3 단계와, 상기 제 3 단계로부터 잔류된 상기 질화막, 질화막 스페이서 및 패드 산화막을 제거하는 제 4 단계로 이루어지는 것을 특징으로 하며, 상기 감광막은 측벽이 70 내지 85°경사지게 패터닝되고, 상기 제 2 단계의 식각공정후 격자 결함을 제거하기 위한 산화 및 열처리 공정을 순차적으로 실시하는 단계를 더 포함하는 것을 특징으로 한다.
도 1A 및 도 1B는 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도.
도 2A 내지 도 2F는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요부분에 대한 기호설명>
1 및 11: 실리콘 기판 2 및 12: 패드산화막
3: 질화막 4 및 17: 소자분리막
13: 제 1 질화막 14: 감광막
15: 트렌치 16: 제 2 질화막
16A: 제 2 질화막 스페이서
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2A 내지 도 2F는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도로서,
도 2A는 실리콘 기판(11)상에 패드산화막(12), 제 1 질화막(13) 및 감광막(14)을 순차적으로 형성한 후 소자분리 영역의 상기 제 1 질화막(13)이 노출되도록 상기 감광막(14)을 패터닝한 상태의 단면도로서, 이때 상기 감광막(14)의 패터닝된 측벽이 70 내지 85° 정도의 경사각을 갖도록 노광 공정시 노광 에너지를 조절한다. 여기서 상기 패드 산화막(12)은 50 내지 300 Å의 두께로 형성하며 상기질화막(13)은 500 내지 3000 Å의 두께로 형성한다.
도 2B는 패터닝된 상기 감광막(14)을 마스크로 이용한 건식 식각 공정으로 상기 제 1 질화막(13) 및 패드 산화막(12)을 순차적으로 식각한 후 상기 감광막(14)을 제거한 상태의 단면도로서, 이때 낮은 기압과 높은 전계 조건에서 상기 건식 식각 공정을 진행하면 식각 이온이 상기 감광막(14)의 패터닝된 측벽을 따라 이동하기 때문에 상기 소자분리 영역 양측부의 상기 실리콘 기판(11)에 미세한 크기의 트렌치(15)가 형성된다. 또한 상기 건식 식각시 이후 형성될 소자분리막의 돌출이 최소화되도록 상기 소자분리 영역의 상기 실리콘 기판(11)을 소정 깊이 식각할 수 있다.
도 2C는 상기 건식 식각 공정시 발생된 격자 결함을 제거시키며 상기 제 1 질화막(13)이 산화 방지막(Barrier Film) 역할을 할 수 있도록 900 내지 1100 ℃의 온도에서 1차 산화 공정을 실시한 후 열처리를 실시하고 전체 상부면에 제 2 질화막(16)을 300 내지 1000 Å의 두께로 형성한 상태의 단면도로서, 상기 1차 산화 공정시 상기 트렌치(15) 하부에도 산화막이 성장된다.
도 2D는 상기 제 2 질화막(16)을 블렌켓 식각(Blanket Etch)하여 상기 제 1 질화막(13)의 패터닝된 측벽에 제 2 질화막 스페이서(16A)를 형성한 상태의 단면도이다.
도 2E는 800 내지 1100 ℃의 온도에서 습식 산화 공정을 실시하므로써 상기 소자분리 영역에 소자분리막(17)이 형성된 상태의 단면도로서, 상기 트렌치(15)에 의해 상기 소자분리막(17) 양측부에 버즈빅이 생성되지 않았다.
도 2F는 잔류된 상기 제 1 질화막(13), 제 2 질화막 스페이서(16A) 및 패드 산화막(12)을 제거한 상태의 단면도이다.
상술한 바와 같이 본 발명에 의하면 소자분리 영역 양측부의 실리콘 기판에 미세한 크기의 트렌치를 형성하고 질화막의 패터닝은 측벽에 질화막 스페이서를 형성하므로써 버즈빅의 생성이 완전히 억제되어 충분한 활성영역의 확보가 가능하다. 또한 질화막을 패터닝하는 과정에서 소자분리 영역의 실리콘 기판이 소정 깊이 식각되도록하므로써 실리콘 기판 상부로 돌출되는 부분이 감소되어 표면의 평탄도가 향상될 수 있는 탁월한 효과가 있다.

Claims (8)

  1. 반도체 소자의 소자분리막 형성 방법에 있어서,
    실리콘 기판상에 패드산화막, 질화막 및 감광막을 순차적으로 형성한 후 소자분리 영역의 상기 질화막이 노출되도록 소정각도 경사지게 상기 감광막을 패터닝하는 제 1 단계와,
    상기 제 1 단계로부터 노출된 부분의 상기 질화막 및 패드 산화막이 순차적으로 제거되는 동시에 상기 소자분리 영역 양측부의 상기 실리콘 기판에 트렌치가 형성되도록 식각 공정을 실시하는 제 2 단계와,
    상기 제 2 단계로부터 상기 감광막을 제거하고 상기 질화막의 패터닝된 측벽에 질화막 스페이서를 형성한 후 산화 공정을 실시하여 상기 소자분리 영역에 소자분리막을 형성하는 제 3 단계와,
    상기 제 3 단계로부터 잔류된 상기 질화막, 질화막 스페이서 및 패드 산화막을 제거하는 제 4 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 패드 산화막은 50 내지 300 Å의 두께로 형성되며 상기 질화막은 500 내지 3000 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 감광막은 측벽이 70 내지 85°경사지게 패터닝되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 2 단계의 식각 공정은 건식으로 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 3 단계의 산화 공정은 습식으로 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  6. 제 1 또는 제 5 항에 있어서,
    상기 산화 공정은 800 내지 1100 Å의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 2 단계의 식각 공정후 격자 결함을 제거하기 위한 산화 및 열처리 공정을 순차적으로 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  8. 제 7 항에 있어서,
    상기 산화 공정은 900 내지 1100 ℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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