KR100277870B1 - 반도체 소자의 격리영역 형성방법 - Google Patents

반도체 소자의 격리영역 형성방법 Download PDF

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Abstract

본 발명은 SAC(Self-align Contact) 공정 마진 확보와 소자 특성을 향상시키도록 한 반도체 소자의 격리영역 형성방법에 관한 것으로서, 반도체 기판을 제 1 영역과 제 2 영역으로 정의하는 단계와, 상기 반도체 기판의 제 1 영역상에 산화막을 증착하는 단계와, 상기 반도체 기판의 제 2 영역에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 질화막을 증착하는 단계와, 상기 질화막상에 소자 격리용 절연막을 증착하는 단계와, 상기 질화막이 표면으로부터 소정두께까지 남도록 절연막 및 질화막을 선택적으로 식각하여 반도체 기판의 표면을 평탄화시킴과 동시에 상기 트랜치의 내부에 STI를 형성하는 단계와, 상기 반도체 기판의 제 1 영역에 형성된 산화막 및 상기 질화막을 선택적으로 제거하는 단계와, 그리고 상기 반도체 기판의 전면에 전세 공정을 실시하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 격리영역 형성방법
본 발명은 반도체 소자의 제조공정에 관한 것으로서, 특히 공정 마진(Margin) 확보와 소자 특성 향상에 적당한 반도체 소자의 격리영역 형성방법에 관한 것이다.
일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.
상기와 같은 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.
그러나 소자가 점차로 고집적화함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버즈빅(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.
그래서 일반적인 로코스를 이용한 격리영역의 형성방법에는 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.
그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀 영역의 면적이 0.2μm2이하를 요구하는 기가(GIGA)급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 격리영역 형성방법이 제안되었다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 격리영역 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 산화막(12)과 질화막(13)을 차례로 증착한다. 이어, 상기 질화막(13)상에 포토레지스트(Photo Resist)(14)를 도포한 후, 노광 및 현상공정으로 포토레지스트(14)를 패터닝(Patterning)하여 액티브(Active)영역과 필드(Field)영역을 정의한다.
여기서 상기 산화막(12)은 반도체 기판(11)에 열처리공정을 실시하여 형성한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 질화막(13)과 산화막(12)을 선택적으로 제거하여 질화막 패턴(13a)과 산화막 패턴(12a)을 형성한다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(14)를 제거하고, 상기 질화막 패턴(13a) 및 산화막 패턴(12a)을 마스크로 이용하여 건식식각(Dry Etch)을 통해 필드영역에 해당하는 상기 반도체 기판(11)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(Trench)(15)를 형성한다.
도 1d에 도시한 바와 같이, 상기 트랜치(15)를 포함한 반도체 기판(11)의 전면에 HDP(High Density Plasma) 산화막(16)을 증착한다.
여기서 상기 트랜치(15)가 형성되어 노출된 반도체 기판(11)의 표면에 자연 산화막(도면에는 도시하지 않음)이 형성된다.
도 1e에 도시한 바와 같이, 상기 HDP 산화막(16)이 증착된 반도체 기판(11)의 전면에 상기 질화막 패턴(13a)의 표면이 노출되도록 CMP(Chemical Mechanical Polishing)공정을 실시하여 반도체 기판(11)의 표면을 평탄화시키면서 상기 트랜치(15)의 내부에 STI(Shallow Trench Isolation)(16a)를 형성한다.
도 1f에 도시한 바와 같이, 상기 질화막 패턴(13a)을 습식식각(Wet Etch)으로 제거한 후 상기 반도체 기판(11)에 여러 전세 공정을 실시하여 산화막 패턴(12a) 및 공정중에 발생한 이물질들을 제거함으로써 소자 격리영역인 STI(Shallow Trench Isolation)(16a)공정을 완료한다.
이때 상기 전세 공정중에 상기 트랜치(15)의 에지부분에 형성된 STI(16a)도 함께 식각됨으로써 상기 트랜치(15) 에지부분의 반도체 기판(11)이 노출된다.
이후 공정은 도면에는 도시하지 않았지만 반도체 기판(11)의 액티브 영역에 게이트 전극과 소오스 및 드레인 영역을 갖는 트랜지스터를 형성하고, 상기 게이트 전극과 소오스 및 드레인 영역에 비트-라인 콘택(Bit-line Contact)과 노드콘택(Node Contact)을 형성한다.
그러나 상기와 같은 종래 기술의 반도체 소자의 격리영역 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 패드용 산화막상에 질화막을 증착한 후 질화막 패턴과 산화막 패턴을 형성한 후 소자 격리영역을 형성하기 위한 트랜치를 형성함으로써 공정이 복잡하다.
둘째, 소자 격리영역인 STI를 형성한 후에 전세 공정중에 트랜치 에지부분의 산화막이 식각되어 트랜치의 에지부분이 노출됨으로써 이후에서 형성되는 게이트 산화막의 특성을 저하시키고, 험프(Hump)등 소자 특성을 악화시킨다.
셋째, 노드 콘택 빛 비트-라인 콘택 형성시 SAC(Self-align Contact)공정이 게이트 쪽으로만 적용되고 소자 격리영역이 산화막으로 이루어져 액티브(Active)에서 필드(Field)쪽으로는 SAC 공정이 적용이 되지 않기 때문에 오버레이(Overlay) 공정 마진이 작다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 SAC 공정 마진 확보와 소자 특성을 향상시키도록 한 반도체 소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 산화막
23 : 포토레지스트 24 : 트랜치
25 : 질화막 26a : STI
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리영역 형성방법은 반도체 기판을 제 1 영역과 제 2 영역으로 정의하는 단계와, 상기 반도체 기판의 제 1 영역상에 산화막을 증착하는 단계와, 상기 반도체 기판의 제 2 영역에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 질화막을 증착하는 단계와, 상기 질화막상에 소자 격리용 절연막을 증착하는 단계와, 상기 질화막이 표면으로부터 소정두께까지 남도록 절연막 및 질화막을 선택적으로 식각하여 반도체 기판의 표면을 평탄화시킴과 동시에 상기 트랜치의 내부에 STI를 형성하는 단계와, 상기 반도체 기판의 제 1 영역에 형성된 산화막 및 상기 질화막을 선택적으로 제거하는 단계와, 그리고 상기 반도체 기판의 전면에 전세 공정을 실시하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리영역 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 약 200Å두께로 산화막(22)을 증착하고, 상기 산화막(22)상에 포토레지스트(23)를 도포한 후, 노광 및 현상공정으로 포토레지스트(23)를 패터닝하여 액티브영역과 필드영역을 정의한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(23)를 마스크로 이용하여 산화막(22)을 선택적으로 제거하여 산화막 패턴(22a)을 형성하고, 계속해서 필드영역에 해당하는 반도체 기판(21)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(24)를 형성한다.
도 2c에 도시한 바와 같이, 상기 포토레지스트(23)를 제거하고, 상기 트랜치(24)를 포함한 반도체 기판(21)의 전면에 약 400Å두께로 질화막(25)을 증착한다.
이어, 상기 질화막(25)상에 HDP 산화막(26)을 증착한다.
여기서 상기 트랜치(24)가 형성되어 노출된 반도체 기판(21)의 표면에 자연 산화막(도면에는 도시하지 않음)이 형성된다.
도 2d에 도시한 바와 같이, 상기 질화막(25)을 표면으로부터 200Å두께가 남도록 상기 반도체 기판(21)의 전면에 평탄화공정인 CMP공정을 실시하여 상기 HDP 산화막(26) 및 질화막(25)을 선택적으로 제거하여 반도체 기판(21)의 표면을 평탄화시킴과 동시에 상기 트랜치(24)의 내부에 STI(26a)를 형성한다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(21)의 액티브영역에 잔존하는 질화막(25)을 습식식각을 이용하여 선택적으로 제거한다.
이때 상기 반도체 기판(21)의 필드영역에 잔존하는 질화막(25)의 탑(Top)부분이 반도체 기판(21)의 액티브영역과 일치하도록 하고, 상기 STI(26a)는 액티브영역보다 높게 형성하여 이후 전세 공정에 의한 산화막 패턴(22a)의 식각에 대비한다.
도 2f에 도시한 바와 같이, 상기 반도체 기판(21)에 HF와 BOE 등을 이용한 여러 전세 공정을 실시하여 상기 산화막 패턴(22a) 및 공정중에 발생한 이물질을 제거하여 소자 격리영역인 STI(26a) 공정을 완료한다.
여기서 상기 전세 공정은 산화막 패턴(22a)은 식각되지만 질화막(25)은 거의 식각이 되지 않기 때문에 액티브 영역 에지에서는 액티브 영역과 질화막(25)이 평탄화를 유지한다.
이후 공정은 도면에는 도시하지 않았지만 반도체 기판(21)의 액티브 영역에 게이트 전극과 소오스 및 드레인 영역을 갖는 트랜지스터를 형성하고, 상기 게이트 전극과 소오스 및 드레인 영역에 비트-라인 콘택과 노드콘택을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 격리영역 형성방법에 있어서 다음과 같은 효과가 있다.
첫째, 포토레지스트와 그 하부의 산화막만을 이용하여 소자 격리영역으로 사용하는 트랜치를 형성함으로 공정이 단순화 된다.
둘째, 트랜치의 모서리 즉, 액티브 에지부분에 불산 등에 잘 식각되는 산화막이 아닌 질화막이 있기 때문에 전세 과정에서 트랜치의 모서리가 노출되는 것을 방지함으로써 게이트 절연막의 특성이 향상됨과 동시에 험프 등의 발생 요인을 줄일 수 있다.
셋째, 노드 콘택 및 비트-라인 콘택 형성시 액티브에서 필드 쪽으로도 질화막이 에치가 되지 않기 때문에 SAC공정이 적용되더라도 오버레이 마진을 향상시킬 수 있다.
넷째, 액티브영역에는 질화막이 존재하지 않고 필드영역에만 질화막이 존재하기 때문에 임플란트(Implant) 공정을 용이하게 할 수 있다.

Claims (3)

  1. 반도체 기판을 제 1 영역과 제 2 영역으로 정의하는 단계;
    상기 반도체 기판의 제 1 영역상에 산화막을 증착하는 단계;
    상기 반도체 기판의 제 2 영역에 소정깊이를 갖는 트랜치를 형성하는 단계;
    상기 트랜치를 포함한 반도체 기판의 전면에 질화막을 증착하는 단계;
    상기 질화막상에 소자 격리용 절연막을 증착하는 단계;
    상기 질화막이 표면으로부터 소정두께까지 남도록 절연막 및 질화막을 선택적으로 식각하여 반도체 기판의 표면을 평탄화시킴과 동시에 상기 트랜치의 내부에 STI를 형성하는 단계;
    상기 반도체 기판의 제 1 영역에 형성된 산화막 및 상기 질화막을 선택적으로 제거하는 단계;
    상기 반도체 기판의 전면에 전세 공정을 실시하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  2. 제 1 항에 있어서,
    상기 산화막은 200Å두께로 증착하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
  3. 제 1 항에 있어서,
    상기 절연막은 HDP 산화막을 400Å두께로 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
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