KR20040013512A - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법이 개시되어 있다. 반도체 기판 상에 상기 기판의 일부분이 노출되도록 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 기판을 식각함으로써 트렌치를 형성한다. 상기 트렌치를 포함한 기판 표면에 열산화막을 형성하고, 상기 열산화막 상에 균일하게 라이너를 형성한다. 상기 트렌치를 매립하도록 기판 전면에 산화막을 형성한 후, 상기 라이너를 정지층으로 사용하여 상기 산화막을 평탄화하여 트렌치에 매립된 산화막을 기판과 동일한 높이로 형성한다. 이와 같이, 패드 질화막 형성 공정을 줄이고, 액티브 영역과 필드 영역을 평탄화시킴으로써, 반도체 소자의 제조 과정 중에 발생할 수 있는 쇼트성 불량 및 저항 문제를 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 평탄한 필드 산화막을 갖는 반도체 소자의 제조방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 고집적 디바이스가 요구되고 있다. 일정 크기의 반도체 소자에 구성 요소들을 집약적으로 형성하기 위해, 액티브(active) 영역을 정의하기 위한 소자 격리 영역의 크기를 축소하는 방법들이 제안되고 있다.
소자 격리 영역을 형성하기 위한 격리 산화막은 공정이 간단하고 재현성이 우수한 로코스(LOCal Oxidation of Silicon:LOCOS) 공정으로 형성되었다. 그러나, 소자가 점차로 고집적화 됨에 따라 로코스로 형성된 격리 산화막은 액티브 영역으로 확장되는 격리 산화막 에지부에 버즈빅(Bird's Beak)이 발생하여 액티브 영역의 면적이 축소되어 64MB급 이상의 디램(Dynamic Random Access Memory:DRAM, 이하, "DRAM"라고 한다.) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.
따라서, 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리 영역을 축소시키고 액티브 영역을 늘릴 수 있는 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 256MB급 DRAM의 제조공정에서 사용되었다.
그러나, 상기 어드밴스드 로코스를 사용한 격리 영역의 형성공정도 기가(GIGA)급 이상의 DRAM에서는 격리 영역이 차지하는 면적이 여전히 크다. 또한, 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 누설전류가 발생함으로써 격리 영역으로써의 특성이 저하된다.
따라서, 기가 디램급 이상의 격리 영역 형성방법으로 격리 영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트렌치(Trench)를 이용한 격리영역 형성방법이 제안되었다.
일반적으로, 셸로우 트렌치 분리(Shallow Trench Isolation; STI, 이하, "STI"라고 한다.) 공정으로 형성되는 트렌치는 버즈빅이 없다는 장점과 수직(vertical) 한 소자분리로써 소자의 완벽한 격리가 가능한 특성 등으로 인해 현재 가장 주목받는 소자분리 기술로 알려져 있다. 미국 특허 6,391,738(Moore)에 STI 공정에 의한 트렌치 형성방법이 개시되어 있다.
일반적인 STI 공정은 실리콘 기판의 전면에 패드(pad) 질화막 및 포토 레지스트 패턴을 차례로 형성한다. 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 패드 질화막 및 실리콘 기판을 식각하여 소정깊이를 갖는 트렌치를 형성한 후, 포토 레지스트 패턴을 제거한다.
상기 트렌치를 포함한 반도체 기판의 전면에 산화물을 증착한 후, 상기 패드 질화막을 종결점으로 하여 전면에 화학 기계적 연마(Chemical Mechanical Polishing:CMP, 이하, "CMP"라고 한다.) 공정 등의 평탄화 공정을 실시한다.
상기 패드 질화막을 제거함으로써 필드 산화막이 완성된다. 그러나, 상기와 같이 평탄화 공정 후, 패드 질화막을 제거하면, 상기 패드 질화막이 존재했던 두께만큼, 필드 산화막과 기판과의 단차가 발생한다.
따라서, 후속에 상기 트렌치가 형성된 기판에 도전성 패턴등을 형성시키면, 상기 단차로 인해 쇼트등이 발생하여 소자의 불량을 초래한다.
따라서, 본 발명의 목적은 평탄한 필드 산화막을 갖는 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예 1에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예 2에 의한 반도체 소자의 제조방법에 대한 단면도이다.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 상기 기판의 일부분이 노출되도록 포토 레지스트 패턴을 형성하는 단계, 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 기판을 식각함으로써 트렌치를 형성하는 단계, 상기 트렌치를 포함한 기판 표면에 열산화막을 형성하는 단계, 상기 열산화막 상에 균일하게 라이너를 형성하는 단계, 상기 트렌치를 매립하도록 기판 전면에 산화막을 형성하는 단계 및 상기 라이너를 정지층으로 사용하여 상기 산화막을 평탄화하여 트렌치에 매립된 산화막을 기판과 동일한 높이로 형성하는 단계를 포함한다.
상기한 목적을 달성하기 위하여 본 발명의 다른 방법은, 반도체 기판 상에 상기 기판의 일부분이 노출되도록 포토 레지스트 패턴을 형성하는 단계, 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 기판을 식각함으로써 트렌치를 형성하는 단계, 상기 트렌치를 포함한 기판 표면에 열산화막을 형성하는 단계, 상기 트렌치를 매립하도록 기판 전면에 산화막을 형성하는 단계 및 상기 산화막을 평탄화하여 트렌치에 매립된 산화막을 기판과 동일한 높이로 형성하는 단계를 포함한다.
이와 같이, 액티브 영역과 필드 영역을 평탄화시킴으로써, 반도체 소자의 제조 과정 중에 발생할 수 있는 쇼트성 불량 및 저항 문제를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1a 내지 도 1e는 본 발명의 바람직한 실시예 1에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 1a를 참조하면, 실리콘 기판(100)상에 반사 방지막(110)을 도포한 후, 포토 레지스트를 도포한다. 상기 포토 레지스트의 일부분에 광을 조사하고 현상하여 상기 기판(100)의 일부분을 노출시키도록 포토 레지스트 패턴(120)을 형성한다.
도 1b를 참조하면, 상기 포토 레지스트 패턴(120)을 식각 마스크로 하여 표면에 노출된 반사 방지막(110)을 식각하고 실리콘 기판(100)을 이방성 식각하여 트렌치(130)를 형성한다. 통상의 에싱 및 스트립 공정에 의해 상기 포토 레지스트 패턴을 제거한다.
도 1c를 참조하면, 상기 반사 방지막(110) 및 상기 트렌치(130)를 포함한 기판(100)에 존재하는 이물질을 제거하기 위해 상기 기판(100)을 세정할 수 있다. 이어서, 상기 실리콘 기판(100)의 노출된 부분을 산화 분위기에서 열처리하여 노출된 실리콘과 산화제와의 산화 반응에 의해 산화막을 형성할 수 있다. 상기 내벽 산화막(140)은 상기 트렌치(130)를 형성하기 위한 식각에 의해 입은 데미지를 커버하기 위해 상기 트렌치(130)의 바닥면과 측벽에 형성된다.
상기 트렌치(130)를 포함한 기판(100)전면에 질화막을 증착하여 상기 트렌치에 질화막 라이너(145)를 형성한다.
도 1d를 참조하면, 상기 트렌치(130)를 매립하도록 기판 전면에 산화막을 형성한다. 통상의 CMP 방법으로 상기 질화막 라이너(145)를 CMP 종결점으로 하여 상기 산화막을 평탄화함으로써 필드 산화막(150)을 형성한다. 상기 트렌치(130)를 제외한 기판(100) 상부에 형성된 질화막 라이너(145)까지 평탄화를 진행할 수도 있으며, 추가적인 식각 과정으로 질화막 라이너(145)를 제거할 수 있다. 경우에 따라서는, 상기 질화막 라이너(145)를 형성하지 않고, CMP 종결점 없이 산화막을 기판까지 평탄화시켜 필드 산화막(150)을 형성할 수 있다.
상기와 같이 평탄화를 진행하면, 기판(100) 및 트렌치(130)를 매립한 필드 산화막(150)에 걸쳐 평탄화가 이루어진다. 따라서, 액티브 영역 및 필드 영역에 걸쳐 단차가 발생하지 않게 평탄화를 이룰 수 있다.
상기 액티브 영역 및 필드 영역 상에 후속에 게이트 전극이 형성된다. 이때, 상기 필드 산화막과 기판 사이에 단차가 발생하면, 상기 게이트 전극 패터닝시 오버 에치를 진행하여야 한다. 그러나, 단차 발생 부분은 식각이 원활하게 이루어지지 않으므로 게이트 전극을 형성한 후, 도핑된 폴리 실리콘이 기판 상에 잔류하게 되면, 패턴 사이에 브릿지를 유발하여 쇼트성 불량을 초래하게 된다.
도 1e를 참조하면, 상기 기판에 도핑된 폴리실리콘 막을 형성한다. 상기 도핑된 폴리 실리콘 막을 선택적으로 패터닝하여 상기 액티브 영역 및 필드 영역에 선택적으로 게이트 전극(160)을 형성한다. 상기 게이트 전극(160)이 형성된 기판(100)은 액티브 영역 및 필드 영역에 걸쳐 평탄하므로 균일한 식각이 이루어진다.
실시예 2
도 2a 내지 도 2f는 본 발명의 바람직한 실시예 2에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 2a를 참조하면, 실리콘 기판(200)상에 반사 방지막(210)을 도포한 후, 포토 레지스트를 도포한다. 상기 포토 레지스트의 일부분에 광을 조사하고 현상하여 상기 기판(200)의 일부분을 노출시키도록 포토 레지스트 패턴(220)을 형성한다.
도 2b를 참조하면, 상기 포토 레지스트 패턴(220)을 식각 마스크로 하여 표면에 노출된 반사 방지막(210)을 식각하고 실리콘 기판(200)을 이방성 식각하여 트렌치(230)를 형성한다. 통상의 에싱 및 스트립 공정에 의해 상기 포토 레지스트 패턴(220)을 제거한다.
도 2c를 참조하면, 상기 반사 방지막(210) 및 상기 트렌치(230)를 포함한 기판(200)에 존재하는 이물질을 제거하기 위해 상기 기판(200)을 세정할 수 있다. 이어서, 상기 실리콘 기판(200)의 노출된 부분을 산화 분위기에서 열처리하여 노출된 실리콘과 산화제와의 산화 반응에 의해 산화막을 형성할 수 있다. 상기 내벽 산화막(240)은 상기 트렌치(230)를 형성하기 위한 식각에 의해 입은 데미지를 커버하기 위해 상기 트렌치(230)의 바닥면과 측벽에 형성된다.
상기 트렌치(230)를 포함한 기판(200)전면에 질화막을 증착하여 상기 트렌치에 질화막 라이너(245)를 형성한다.
도 2d를 참조하면, 상기 트렌치(230)를 매립하도록 기판 전면에 산화막을 형성한다. 통상의 CMP 방법으로 상기 질화막 라이너(245)를 CMP 종결점으로 하여 상기 산화막을 평탄화함으로써 필드 산화막(250)을 형성한다. 상기 트렌치(230)를 제외한 기판(200) 상부에 형성된 질화막 라이너(245)까지 평탄화를 진행할 수도 있으며, 추가적인 식각 과정으로 질화막 라이너를 제거할 수 있다.
상기와 같이 평탄화를 진행하면, 기판(200) 및 트렌치(230)를 매립한 필드 산화막(250)에 걸쳐 평탄화가 이루어진다. 따라서, 액티브 영역 및 필드 영역에 걸쳐 단차가 발생하지 않게 평탄화를 이룰 수 있다.
도 2e를 참조하면, 상기 기판(200)에 절연막(260)을 형성한다. 상기 기판(200)의 액티브 영역이 노출되도록 상기 절연막(260)을 식각하여 콘택홀(270)을 형성한다.
공정상의 마진 부족으로 인해, 상기 콘택홀은 액티브 영역 및 필드 영역에 걸쳐 형성될 수 있다. 이때, 상기 액티브 영역 및 필드 영역에 단차가 있을 경우에는 콘택홀을 완전하게 형성하기 위해 오버 에치를 진행하여야 한다. 만약, 오버에치를 진행하지 않으며, 상기 기판의 도전 영역과 콘택이 형성되지 않아, 후속에 상기 콘택홀을 매립하여 콘택 플러그를 형성하여도 잔류하는 절연막으로 인해 저항이 발생하거나 전류가 흐르지 않는 불량이 발생하게 된다.
따라서, 상기와 같이 액티브 영역 및 필드 영역을 평탄화시켜, 식각을 균일하게 진행시켜 콘택홀 형성하면 상기와 같은 불량을 방지할 수 있다.
도 2f를 참조하면, 상기 콘택홀(270)을 포함한 기판(200) 전면에 금속물을 증착하여 상기 콘택홀(270)을 매립시킨다. 상기 금속물을 상기 절연막(260)의 상부면이 노출되도록 통상의 CMP 방식으로 평탄화하여 콘택 플러그(280)를 형성한다.
상기 실시예 1 및 실시예 2와 같은 방법으로 반도체 소자에 사용되는 패턴 및 개구부를 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, CMP 기술의 발전과 함께 트렌치 산화막 형성시, CMP 의 종결점으로 사용되던 패드 질화막의 형성 공정을 줄여 액티브 및 필드 영역을 평탄하게 형성하였다.
이와 같이 패드 질화막 형성 공정을 줄이고, 액티브 영역과 필드 영역을 평탄화시킴으로써, 반도체 소자의 제조 과정 중에 발생할 수 있는 쇼트성 불량 및 저항 문제를 방지할 수 있다. 따라서, 반도체 소자의 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (6)
- ⅰ) 반도체 기판 상에 상기 기판의 일부분이 노출되도록 포토 레지스트 패턴을 형성하는 단계;ⅱ) 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 기판을 식각함으로써 트렌치를 형성하는 단계;ⅲ) 상기 트렌치를 포함한 기판 표면에 열산화막을 형성하는 단계;ⅳ) 상기 열산화막 상에 균일하게 라이너를 형성하는 단계;ⅴ) 상기 트렌치를 매립하도록 기판 전면에 산화막을 형성하는 단계; 및ⅵ) 상기 라이너를 정지층으로 사용하여 상기 산화막을 평탄화시킴으로서 트렌치에 매립된 산화막을 기판과 동일한 높이로 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 ⅰ) 단계는반도체 기판 상에 반사 방지막 및 포토 레지스트를 도포하는 단계;상기 포토 레지스트를 선택적으로 빛에 노출시키는 단계;상기 빛에 노출된 영역을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 ⅵ) 단계는 화학 기계적 연마 방법으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 ⅵ) 단계는 습식 식각 및 플라즈마 식각으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 ⅵ) 단계를 수행한 이후, 상기 라이너 및 열산화막을 제거하는 단계를 더 포함하는 것을 하는 반도체 소자의 제조방법.
- ⅰ) 반도체 기판 상에 상기 기판의 일부분이 노출되도록 포토 레지스트 패턴을 형성하는 단계;ⅱ) 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 기판을 식각함으로써 트렌치를 형성하는 단계;ⅲ) 상기 트렌치를 포함한 기판 표면에 열산화막을 형성하는 단계;ⅳ) 상기 트렌치를 매립하도록 기판 전면에 산화막을 형성하는 단계; 및ⅴ) 상기 산화막을 평탄화하여 트렌치에 매립된 산화막을 기판과 동일한 높이로 형성하는 단계를 포함하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020046475A KR20040013512A (ko) | 2002-08-07 | 2002-08-07 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020046475A KR20040013512A (ko) | 2002-08-07 | 2002-08-07 | 반도체 소자의 제조방법 |
Publications (1)
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| KR20040013512A true KR20040013512A (ko) | 2004-02-14 |
Family
ID=37320834
Family Applications (1)
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| KR1020020046475A KR20040013512A (ko) | 2002-08-07 | 2002-08-07 | 반도체 소자의 제조방법 |
Country Status (1)
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| KR (1) | KR20040013512A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200458346Y1 (ko) * | 2010-06-09 | 2012-02-15 | 한동수 | 도어 발끼임 방지장치 |
-
2002
- 2002-08-07 KR KR1020020046475A patent/KR20040013512A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200458346Y1 (ko) * | 2010-06-09 | 2012-02-15 | 한동수 | 도어 발끼임 방지장치 |
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