KR100232198B1 - 반도체소자의 격리영역 형성방법 - Google Patents

반도체소자의 격리영역 형성방법 Download PDF

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Abstract

반도체 소자의 격리영역 형성방법에 관한 것으로 특히, 서로 다른 폭을 갖는 격리막을 형성할 때 넓은 폭의 격리영역이 오목하게 들어가는 디싱(dishing) 현상을 방지하기에 적당한 격리영역 형성방법에 관한 것이다. 이와 같은 반도체소자의 격리영역 형성방법은 반도체기판상에 제 1 절연막을 형성하는 단계, 서로 다른 폭의 격리영역을 정의한후 좁은 폭의 격리영역에서는 상기 제 1 절연막을 선택적으로 제거하고, 넓은 폭의 격리영역에서는 상기 제 1 절연막을 남겨 더미 절연막 패턴을 형성하는 단계, 상기 제 1 절연막 및 더미 절연막 패턴을 이용하여 상기 반도체기판에 트랜치를 형성하는 단계, 상기 더미 절연막 패턴을 선택적으로 제거하는 단계, 상기 더미 절연막 패턴 형성영역의 상기 반도체기판에 절연성 불순물 이온을 주입하여 넓은 폭의 제 1 격리막을 형성하는 단계, 상기 트랜치를 포함한 상기 제 1 절연막 및 제 1 격리막 위에 제 2 절연막을 형성하는 단계, 상기 제 1 절연막의 상측면이 노출되도록 상기 2 절연막을 식각하여 제 2 격리막을 형성하는 단계, 상기 제 1 절연막을 제거하는 단계를 포함한다.

Description

반도체소자의 격리영역 형성방법
본 발명은 반도체 소자의 격리영역 형성방법에 관한 것으로 특히, 서로 다른 폭을 갖는 격리막을 형성할 때 넓은 폭의 격리영역이 오목하게 들어가는 디싱(dishing) 현상을 방지하기에 적당한 반도체소자의 격리영역 형성방법에 관한 것이다.
반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러가지 집적 방법중 소자격리영역(Field Region)과 소자형성영역 즉, 활성영역(Active Region)의 크기를 축소하는 방법들이 제안되고 있다. 일반적인 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다. 그러나 소자가 점차로 고집적화 함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버드비크(Bird Beak) 발생때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다. 그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버드비크의 생성을 방지하거나 또는 버드비크를 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다. 그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2μm2이하를 요구하는 기가(GIGA)급 이상의 디램 에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가(GIGA) 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일수 있는 트랜치(trench)를 이용한 격리영역 형성방법이 제안되었다.
이하에서 첨부된 도면을 참조하여 종래 트랜치를 이용한 반도체 소자의 격리영역 형성방법을 설명하기로 한다.
도 1a 내지 도 1c는 종래 일 반도체소자의 격리영역 형성공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 산화막(2) 및 질화막(3)을 차례로 형성한다. 이어서, 상기 질화막(3)상에 감광막(PR)을 도포한후 서로 다른 폭의 격리영역을 정의한후 격리영역의 상기 감광막(PR)을 선택적으로 제거한다. 이때, 격리영역의 폭이 다르므로 격리영역 상측의 감광막(PR)이 제거된 폭이 넓은 영역과 좁은 영역으로 나뉜다. 즉, 격리영역의 폭이 넓던지 좁던지 간에 격리영역이 형성될 영역의 감광막(PR)은 제거되는 것이다.
도 1b에 나타낸 바와 같이, 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 질화막(3) 및 산화막(2)을 차례로 제거한다. 계속해서, 상기 반도체기판(1)을 식각하여 넓은 트랜치(4a)와 좁은 트랜치(4b)를 형성한다. 이어서, 상기 넓은 트랜치(4a)와 좁은 트랜치(4b)를 포함한 전면에 격리막용 산화막(5)을 형성한다. 이때, 상기 격리막용 산화막(5)은 좁은 트랜치(4b)에서는 완전히 채워지지만, 넓은 트랜치(4a)에서는 그 중앙부분이 이웃하는 주변의 격리막용 산화막(5)과 단차가 발생된다.
도 1c에 나타낸 바와 같이, 화학기계적경면연마(CMP : Chemical Mechanical Polishing)법을 사용하여 상기 격리막용 산화막(5)을 연마하여 상기 트랜치(4a)(4b)내에 격리막(5a)을 형성한다. 이때, 상기 좁은 트랜치(4b)는 격리막(5a)이 완전히 채워지지만, 넓은 트랜치(4a)에서는 그 부분이 화학기계적경면연마공정으로 오목하게 들어가는 디싱(dishing) 현상이 발생함을 알 수 있다.
도 2a 내지 도 2e는 종래 다른 반도체소자의 격리영역 형성공정 단면도이다.
이때, 종래 다른 반도체소자의 격리영역 형성방법은 도 1a 내지 도 1c에 나타낸 바와 같은 종래 일 반도체소자의 격리영역 형성방법에서 나타난 바와 같은 디싱 현상 발생 문제점을 해결하기 위한 것이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(11)상에 산화막(12)과 제 1 질화막(13)을 차례로 형성한다. 이어서, 상기 제 1 질화막(13)상에 감광막(PR11)을 도포한후 서로 다른 폭의 격리영역을 정의한다음 격리영역의 상기 감광막(PR11)을 선택적으로 제거한다.
도 2b에 나타낸 바와 같이, 상기 감광막(PR11)을 마스크로 이용한 식각공정으로 상기 제 1 질화막(13) 및 산화막(12)을 차례로 식각한다. 계속해서, 상기 반도체기판(11)을 식각하여 넓은 트랜치(14a)와 좁은 트랜치(14b)를 형성한다. 그다음, 상기 감광막(PR11)을 제거한다. 이어서, 상기 넓은 트랜치(14a)와 좁은 트랜치(14b)를 포함한 전면에 격리막용 산화막(15)과 제 2 질화막(16)을 차례로 형성한다. 그다음, 상기 제 2 질화막(16)상에 감광막(PR12)을 도포한후 노광 및 현상공정으로 상기 넓은 트랜치(14a) 상측의 제 2 질화막(16)상에만 남긴다. 이때, 상기 격리막용 산화막(15)은 좁은 트랜치(14b)에서는 완전히 채워지지만, 넓은 트랜치(14a)에서는 그 중앙부분이 이웃하는 주변의 격리막용 산화막(15)과 단차가 발생된다. 또한, 상기 격리막용 산화막(15)상에 형성되는 제 2 질화막(16)도 동일한 형상으로 형성된다. 즉, 상기 감광막(PR12)은 상기 제 2 질화막(16)중 상대적으로 단차가 낮은 부분인 넓은 트랜치(14a)에만 형성되는 것이다.
도 2c에 나타낸 바와 같이, 상기 감광막(PR12)을 마스크로 이용한 식각공정으로 상기 제 2 질화막(16)을 식각하여 상기 넓은 트랜치(14a) 상측의 격리막용 산화막(15)상에만 남긴다.
도 2d에 나타낸 바와 같이, 상기 감광막(PR12)을 제거한후 상기 격리막용 산화막(15)을 화학기계적경면연마법으로 연마하여 상기 트랜치(14a)(14b)내에 격리막(15a)을 형성한다. 이때, 상기 제 2 질화막(16)하부 및 그에 인접한 영역의 격리막용 산화막(15)은 제 2 질화막(16)으로 인해 연마되지 않으므로 상기 트랜치(14a)(14b)내에 격리막(15a)이 균일한 높이로 형성되었다.
도 2e에 나타낸 바와 같이, 상기 제 1 및 제 2 질화막(13)(16)을 제거한다.
종래 반도체소자의 격리영역 형성방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래 일 반도체소자의 격리영역 형성방법에 있어서는 넓은 트랜치에 격리막이 균일하게 채워지지 않는 디싱현상이 발생하여 반도체소자의 격리영역으로서의 신뢰도를 저하시켰다.
둘째, 종래 다른 반도체소자의 격리영역 형성방법에 있어서는 넓은 트랜치에서도 균일한 격리막의 형성이 가능하지만 질화막 증착 공정 및 패터닝(포토리소그래피공정 + 식각공정)공정등이 추가되므로 시간 및 비용의 손실이 많이 발생한다.
본 발명은 상기한 바와 같은 종래 반도체소자의 격리명역 형성방법의 문제점을 해결하기 위하여 안출한 것으로 넓은 격리영역이 형성될 부분의 반도체기판을 제거하지 않고 그 부분에 절연성의 불순물 이온을 주입하여 격리영역으로 이용하므로 디싱 현상을 방지할 수 있는 반도체소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 일 반도체소자의 격리영역 형성공정 단면도
도 2a 내지 도 2e는 종래 다른 반도체소자의 격리영역 형성공정 단면도
도 3a 내지 도 3g는 본 발명 반도체소자의 격리영역 형성공정 단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 제 1 절연막
23 : 제 2 절연막 24 : 트랜치
25 : 제 1 격리막 26a : 제 2 격리막
본 발명에 따른 반도체소자의 격리영역 형성방법은 반도체기판상에 제 1 절연막을 형성하는 단계, 서로 다른 폭의 격리영역을 정의한후 좁은 폭의 격리영역에서는 상기 제 1 절연막을 선택적으로 제거하고, 넓은 폭의 격리영역에서는 상기 제 1 절연막을 남겨 더미 절연막 패턴을 형성하는 단계, 상기 제 1 절연막 및 더미 절연막 패턴을 이용하여 상기 반도체기판에 트랜치를 형성하는 단계, 상기 더미 절연막 패턴을 선택적으로 제거하는 단계, 상기 더미 절연막 패턴 형성영역의 상기 반도체기판에 절연성 불순물 이온을 주입하여 넓은 폭의 제 1 격리막을 형성하는 단계, 상기 트랜치를 포함한 상기 제 1 절연막 및 제 1 격리막 위에 제 2 절연막을 형성하는 단계, 상기 제 1 절연막의 상측면이 노출되도록 상기 2 절연막을 식각하여 제 2 격리막을 형성하는 단계, 상기 제 1 절연막을 제거하는 단계를 포함한다.
이와 같은 본 발명 반도체소자의 격리영역 형성방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3g는 본 발명 반도체소자의 격리영역 형성공정 단면도이다.
먼저, 도 3a에 나타낸 바와 같이, 반도체기판(21)에 제 1 절연막(22) 및 제 2 절연막(23)을 차례로 형성한다. 그다음, 상기 제 2 절연막(23)상에 감광막(PR21)을 도포한후 노광 및 현상공정으로 서로 다른 폭의 격리영역(A)(B)을 정의한다음, 좁은 폭의 격리영역(B)에서는 상기 감광막(PR21)을 제거하고, 넓은 폭의 격리영역(A)에서는 넓은 폭의 격리영역(A)의 폭보다 좁은 폭으로 감광막(PR21)이 남도록 패터닝한다. 즉, 격리영역(A)(B)사이의 활성영역 상측에만 감광막(PR21)을 남겨두는 것이 아니라, 좁은 폭의 격리영역(B)상측에서는 감광막(PR21)을 완전히 제거하지만, 넓은 폭의 격리영역(A)상측에서는 그 폭보다는 좁은 폭으로 감광막(PR21)을 제거하지 않고 남겨두는 것이다.
도 3b에 나타낸 바와 같이, 상기 패터닝된 감광막(PR21)을 마스크로 이용한 식각공정으로 상기 제 2 및 제 1 절연막(23)(22)을 선택적으로 제거하여 좁은 폭의 격리영역(B)에서는 그 영역의 제 1 및 제 2 절연막(22)(23)을 제거하여 좁은 폭의 격리영역(B) 양측으로 제 1 및 제 2 절연막 패턴(22a)(23a)을 형성한다. 그리고, 넓은 폭의 격리영역(A)에서는 상기 제 1 및 제 2 절연막(22)(23)을 완전히 제거하지 않고 넓은 폭의 격리영역(A)의 폭보다 좁은 폭의 더미(dummy) 제 1 및 제 2 절연막 패턴(22b)(23b)을 형성한다.
도 3c에 나타낸 바와 같이, 상기 제 1 및 제 2 절연막 패턴(22a)(23a)과 더미 제 1 및 제 2 절연막 패턴(22b)(23b)을 마스크로 이용한 식각공정으로 상기 반도체기판(21)을 소정깊이 식각하여 트랜치(24)를 형성한다. 이때, 상기 트랜치(24)는 STI(Shallow Trench Isolation) 구조의 격리막을 형성하기 위한 트랜치이다. 이때, 좁은 폭의 격리영역(B)에서는 그 폭(B)만큼의 트랜치(24)가 형성되고, 넓은 폭의 격리영역(A)에서는 그 폭(A)보다 좁은 폭의 트랜치(24)가 넓은 폭의 격리영역(A) 양측면에 형성됨을 알 수 있다.
도 3d에 나타낸 바와 같이, 상기 트랜치(24)를 포함한 기판 전면에 감광막(PR22)을 도포한후 선택적으로 패터닝하여 더미 제 1 및 제 2 절연막 패턴(22b)(23b)을 노출시킨다. 이어서, 상기 감광막(PR22)을 마스크로 이용한 식각공정으로 노출된 더미 제 1 및 제 2 절연막 패턴(22b)(23b)을 제거하여 넓은 폭의 격리영역(A)의 반도체기판(21)을 노출시킨다. 그다음, 노출된 상기 넓은 폭의 격리영역(A)의 반도체기판(21)에 절연성 불순물 이온을 주입한다. 이때, 상기 절연성 불순물 이온은 산소(O2)나 산소이온(O+)을 주입한다. 이어서, 상기 반도체기판(21)을 열처리하여 상기 넓은 폭의 격리영역(A)에 실리콘 산화막(SiO2)으로 이루어진 제 1 격리막(25)을 형성한다. 이때, 상기 절연성 불순물 이온주입공정시 상기 더미 제 1 및 제 2 절연막 패턴(22b)(23b)이 있는 상태에서 진행할 수 있다. 즉, 이온주입 에너지를 조절하면 상기 더미 제 1 및 제 2 절연막 패턴(22b)(23b)을 제거하지 않은 상태에서도반도체기판(21)에 대한 이온주입공정이 가능하기 때문이다.
도 3e에 나타낸 바와 같이, 상기 감광막(PR22)을 제거한다. 이어서, 상기 트랜치(24)를 포함한 기판 전면에 제 3 절연막(26)을 형성한다. 이때, 상기 좁은 폭의 격리영역(B)을 포함한 그 주변의 제 2 절연막(23)상측으로는 제 3 절연막(26)이 평탄하게 형성되지만, 폭이 넓은 격리영역(A)에서는 그 양측의 폭이 좁은 격리영역(B)과 단차를 갖고 제 3 절연막(26)이 형성된다. 그리고, 상기 제 3 절연막(26)은 산화막으로 형성한다.
도 3f에 나타낸 바와 같이, 화학기계적경면연마법으로 상기 제 3 절연막(26)을 제 2 절연막(23)이 부분적으로 노출될때까지 연마하여 상기 트랜치(24)내에 제 2 격리막(26a)을 형성한다.
도 3g에 나타낸 바와 같이, 상기 제 2 및 제 1 절연막 패턴(23a)(22a)을 제거한다.
그리고, 상기 도 3d에 나타낸 바와 같은 절연성 불순물 이온주입공정을 이용한 제 1 격리막(25) 형성공정은 상기 도 3f에서 트랜치(24)내에 제 2 격리막(26a)을 형성하는 공정후 실시하거나 또는 도 3g에서 제 2 및 제 1 절연막 패턴(23a)(22a)을 제거한다음 실시할 수도 있다.
즉, 상기 넓은 폭의 격리영역(A)에 대한 제 1 격리막(25) 형성공정은 도면상에 도시하지는 않았지만 후속공정에서 형성되는 게이트 산화막을 형성하는 공정전에만 실시하면 된다. 사이에서 실시하여도 된다.
본 발명에 따른 반도체소자의 격리영역 형성방법에 있어서는 트랜치를 이용한 격리영역 형성공정시 서로 폭이 다른 격리영역을 정의한다음 격리영역에 절연막을 형성할 때 트랜치에 대한 직접적인 절연막 형성공정뿐 아니라 넓은 폭의 격리영역에서는 반도체기판을 제거하지 않고 산소나 산소이온을 주입한다음 열처리하는 공정으로 실리콘 산화막을 형성하여 격리영역의 격리막으로 이용하므로 넓은 폭의 격리영역에서 발생하기 쉬운 디싱 현상을 용이하게 방지할 수 있는 효과가 있다.

Claims (4)

  1. 반도체기판상에 제 1 절연막을 형성하는 단계;
    서로 다른 폭의 격리영역을 정의한후 좁은 폭의 격리영역에서는 상기 제 1 절연막을 선택적으로 제거하고, 넓은 폭의 격리영역에서는 상기 제 1 절연막을 남겨 더미 절연막 패턴을 형성하는 단계;
    상기 제 1 절연막 및 더미 절연막 패턴을 이용하여 상기 반도체기판에 트랜치를 형성하는 단계;
    상기 더미 절연막 패턴을 선택적으로 제거하는 단계;
    상기 더미 절연막 패턴 형성영역의 상기 반도체기판에 절연성 불순물 이온을 주입하여 넓은 폭의 제 1 격리막을 형성하는 단계;
    상기 트랜치를 포함한 상기 제 1 절연막 및 제 1 격리막 위에 제 2 절연막을 형성하는 단계;
    상기 제 1 절연막의 상측면이 노출되도록 상기 제 2 절연막을 식각하여 제 2 격리막을 형성하는 단계,
    상기 제 1 절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
  2. 제 1 항에 있어서, 상기 더미 제 1 절연막 패턴은 상기 넓은 폭의 격리영역의 폭보다 좁은 폭으로 형성함을 특징으로 하는 반도체소자의 격리영역 형성방법.
  3. 제 1 항에 있어서, 상기 절연성 불순물 이온은 산소(O2)와 산소이온(O+)중 어느 하나를 사용함을 특징으로 하는 반도체소자의 격리영역 형성방법.
  4. 제 1 항에 있어서, 상기 넓은 폭의 격리영역에 대한 상기 제 1 격리막 형성공정은 상기 반도체기판에 넓은 폭의 격리영역을 정의하는 단계와, 상기 좁은 폭의 격리영역에 격리막을 형성한후 상기 제 1 절연막을 제거하는 단계 다음의 공정을 진행하기 전에 형성하는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
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