KR100351904B1 - 반도체 소자의 격리막 형성방법 - Google Patents
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Abstract
본 발명은 소자 격리막의 손실을 방지하여 셀의 리프레시 특성을 개선하도록 한 반도체 소자의 격리막 형성방법에 관한 것으로서, 필드 영역과 액티브 영역으로 정의된 반도체 기판에 제 1 산화막 및 제 1 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 필드 영역이 노출되도록 제 1 질화막 및 제 1 산화막을 선택적으로 제거하는 단계와, 상기 제 1 질화막 및 제 1 산화막의 양측면에 절연막 측벽을 형성하는 단계와, 상기 노출된 반도체 기판의 필드 영역을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 절연막을 매립하여 소자 격리막을 형성하는 단계와, 상기 절연막 측벽을 제거하는 단계와, 상기 소자 격리막을 포함한 전면에 제 2 질화막 및 제 2 산화막을 차례로 형성하는 단계와, 상기 제 1 질화막 상부의 제 2 산화막만을 선택적으로 제거하는 단계와, 상기 제 2 산화막을 마스크로 이용하여 노출된 제 2 질화막 및 제 1 질화막을 선택적으로 제거하는 단계와, 상기 반도체 기판에 게이트 산화 전세 공정을 실시하고 제 2 산화막 및 제 1 산화막을 제거하는 단계와, 상기 제 2 질화막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 소자 격리막의 손실(Loss)을 방지하는데 적당한 반도체 소자의 격리막 형성방법에 관한 것이다.
일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.
상기와 같은 소자 격리 영역의 형성 기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.
그러나 소자가 점차로 고집적화함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리 산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버즈빅(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.
그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.
그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀 영역의 면적이 0.2μm2이하를 요구하는 기가(GIGA)급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 격리영역 형성방법이 제안되었다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 격리막 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 필드 영역과 액티브 영역으로 정의된 반도체 기판(11)의 전면에 버퍼(buffer) 산화막(12)과 패드(pad) 질화막(13)을 차례로 형성한다.
도 1b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 반도체 기판(11)의 필드 영역이 노출되도록 상기 질화막(13) 및 산화막(12)을 선택적으로 제거하여 질화막 패턴(13a)과 산화막 패턴(12a)을 형성한다.
이어, 상기 질화막 패턴(13a) 및 산화막 패턴(12a)을 마스크로 이용하여 상기 노출된 반도체 기판(11)의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치(14)를 형성한다.
여기서 상기 반도체 기판(11)에 라이트(light) 산화를 실시하여 트랜치(14)의 표면에 산화막을 형성할 수도 있다.
도 1c에 도시한 바와 같이, 상기 트랜치(14)를 포함한 반도체 기판(11)의 전면에 절연 물질을 증착한 후, 전면에 CMP 공정 등의 평탄화 공정을 실시하여 상기 트랜치(14)의 내부에 STI(Shallow Trench Isolation)막(15)을 형성한다.
도 1d에 도시한 바와 같이, 상기 질화막 패턴(13a)을 제거하고, 상기 반도체 기판(11)에 게이트 산화 전세 공정(습식식각)을 실시하여 공정중에 발생한 이물질을 제거한다.
이때 상기 세정 공정에 의해 산화막 패턴(12a) 및 STI막(15)도 선택적으로 제거된다.
도 1e에 도시한 바와 같이, 상기 STI막(15)이 형성된 반도체 기판(11)상에 게이트 절연막(16)을 개재하여 게이트 전극(17)을 형성한다.
여기서 미설명한 B는 STI막(15)의 손실에 의해 게이트 전극(17)에 전압 인가시 국부적인 전계집중이 일어나는 영역이다.
도 2는 도 1d의 게이트 산화 전세 공정시 A부분의 확대한 단면도이다.
도 2에서와 같이, 화살표 방향으로 게이트 산화 전세 공정시 산화막 패턴(12a) 및 STI막(15)이 선택적으로 제거된다.
그러나 상기와 같은 종래의 반도체 소자의 격리막 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 게이트 산화 전세 공정(습식 식각으로 제거)시 STI막의 손실이 발생하고 이로 인하여 소자의 게이트 전극에 전압을 인가할 때 국부적인 전계 집중 현상이일어나 소자의 험프(Hump)를 유발하여 셀의 리프레시(Refresh) 특성이 열화된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 소자 격리막의 손실을 방지하여 셀의 리프레시 특성을 개선하도록 한 반도체 소자의 격리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 격리막 형성방법을 나타낸 공정단면도
도 2는 도 1d의 게이트 산화 전세 공정시 A부분의 확대한 단면도
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 산화막
33 : 제 1 질화막 34 : 절연막 측벽
35 : 트랜치 36 : STI막
37 : 제 2 질화막 38 : 제 2 산화막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리막 형성방법은 필드 영역과 액티브 영역으로 정의된 반도체 기판에 제 1 산화막 및 제 1 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 필드 영역이 노출되도록 제 1 질화막 및 제 1 산화막을 선택적으로 제거하는 단계와, 상기 제 1 질화막 및 제 1 산화막의 양측면에 절연막 측벽을 형성하는 단계와, 상기 노출된 반도체 기판의 필드 영역을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 절연막을 매립하여 소자 격리막을 형성하는 단계와, 상기 절연막 측벽을 제거하는 단계와, 상기 소자 격리막을 포함한 전면에 제 2 질화막 및 제 2 산화막을 차례로 형성하는 단계와, 상기 제 1 질화막 상부의 제 2 산화막만을 선택적으로 제거하는 단계와, 상기 제 2 산화막을 마스크로 이용하여 노출된 제 2 질화막 및 제 1 질화막을 선택적으로 제거하는 단계와, 상기 반도체 기판에 게이트 산화 전세 공정을 실시하고 제 2 산화막 및 제 1 산화막을 제거하는 단계와, 상기 제 2 질화막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리막 형성방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 필드 영역과 액티브 영역으로 정의된 반도체 기판(31)의 전면에 버퍼(buffer)용 제 1 산화막(32)과 패드(pad)용 제 1 질화막(33)을 차례로 형성한다.
도 3b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 반도체 기판(31)의 필드 영역이 노출되도록 상기 제 1 질화막(33) 및 제 1 산화막(32)을 선택적으로 제거하여 제 1 질화막 패턴(33a)과 제 1 산화막 패턴(32a)을 형성한다.
이어, 상기 제 1 질화막 패턴(33a) 및 제 1 산화막 패턴(32a)을 포함한 반도체 기판(31)의 전면에 식각비(etch rate)가 빠른 제 1 절연막(예를 들면 산화막)을 형성한 후, 에치백하여 상기 제 1 질화막 패턴(33a) 및 제 1 산화막 패턴(32a)의 양측면에 절연막 측벽(34)을 형성한다.
그리고 상기 절연막 측벽(34) 및 제 1 질화막 패턴(34a)을 마스크로 이용하여 상기 노출된 반도체 기판(31)의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치(35)를 형성한다.
여기서 상기 반도체 기판(31)에 라이트 산화를 실시하여 상기 트랜치(35)의 표면에 산화막을 형성할 수도 있다.
도 3c에 도시한 바와 같이, 상기 트랜치(35)를 포함한 반도체 기판(31)의 전면에 제 1 절연막보다 식각비가 느린 제 2 절연막(예를 들면 산화막)을 형성한 후, 전면에 CMP(Chemical Mechanical Polishing) 공정 등의 평탄화 공정을 실시하여 상기 트랜치(35)의 내부에 STI(Shallow Trench Isolation)막(36)을 형성한다.
이어, 상기 절연막 측벽(34)을 습식식각(wet etch)으로 제거한다.
여기서 상기 절연막 측벽(34)을 제거할 때 STI막(36)도 일정부분의 손실이 일어나지만 절연막 측벽(34)보다 STI막(36)의 식각비가 느리기 때문에 그 식각량은 극히 적다.
도 3d에 도시한 바와 같이, 상기 STI막(36)을 포함한 반도체 기판(31)의 전면에 제 2 질화막(37) 및 제 2 산화막(38)을 차례로 형성하고, CMP 공정에 의해 상기 제 1 질화막 패턴(33a)위의 제 2 산화막(38)만을 제거한다.
도 3e에 도시한 바와 같이, 상기 제 2 산화막(38)을 마스크로 이용하여 노출된 제 2 질화막(37) 및 제 1 질화막 패턴(33a)을 제거한다.
여기서 상기 제 2 질화막(37) 및 제 1 질화막 패턴(33a)을 제거할 때 제 2 질화막(37) 상부에 잔류한 제 2 산화막(38) 및 제 1 산화막 패턴(32a)이 소정두께만큼 제거할 수도 있다.
여기서 상기 제 2 질화막(37)은 산화막을 제거하는 액천트(etchant)로부터 STI막(36)을 보호하는 버퍼(buffer)가 된다.
도 3f에 도시한 바와 같이, 상기 반도체 기판(31)에 세정 공정을 실시하여 공정중에 발생한 이물질을 제거하고, 상기 잔류하는 제 1 산화막 패턴(32a)을 제거한다.
이때 상기 STI막(36)은 버퍼용 제 2 질화막(37)에 의해 피복되어 있으므로 게이트 산화 전세 공정시 STI막(36)의 리세스(recess)가 생기지 않는다.
이후 공정은 도면에 도시하지 않았지만, 상기 STI막(36)이 형성된 반도체 기판(31)상에 게이트 절연막을 개재하여 게이트 전극을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 격리막 형성방법은 다음과 같은 효과가 있다.
즉, 게이트 산화 전세 공정시 소자 격리막의 손실을 근본적으로 방지함으로서 전계가 국부적으로 집중되는 프로파일(profile)이 형성되지 않아서 소자의 리프레시 특성을 향상시킬 수 있다.
Claims (3)
- 필드 영역과 액티브 영역으로 정의된 반도체 기판에 제 1 산화막 및 제 1 질화막을 차례로 형성하는 단계;상기 반도체 기판의 필드 영역이 노출되도록 제 1 질화막 및 제 1 산화막을 선택적으로 제거하는 단계;상기 제 1 질화막 및 제 1 산화막의 양측면에 절연막 측벽을 형성하는 단계;상기 노출된 반도체 기판의 필드 영역을 선택적으로 제거하여 트랜치를 형성하는 단계;상기 트랜치의 내부에 절연막을 매립하여 소자 격리막을 형성하는 단계;상기 절연막 측벽을 제거하는 단계;상기 소자 격리막을 포함한 전면에 제 2 질화막 및 제 2 산화막을 차례로 형성하는 단계;상기 제 1 질화막 상부의 제 2 산화막만을 선택적으로 제거하는 단계;상기 제 2 산화막을 마스크로 이용하여 노출된 제 2 질화막 및 제 1 질화막을 선택적으로 제거하는 단계;상기 반도체 기판에 게이트 산화 전세 공정을 실시하고 제 2 산화막 및 제 1 산화막을 제거하는 단계;상기 제 2 질화막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
- 제 1 항에 있어서, 상기 절연막 측벽은 소자 격리막의 절연막보다 식각비가 빠른 것을 사용하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
- 제 1 항에 있어서, 상기 절연막 측벽은 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
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